Circuitos Digitales II Jerarquía de memoria Memoria Cache (Parte II) Semana No.14 Semestre 2011-2...

Circuitos Digitales IICircuitos Digitales II

Jerarquía de memoria

Memoria Cache (Parte II)

Semana No.14Semana No.14Semestre 2011-2Semestre 2011-2

Prof. Eugenio Duque PérezProf. Eugenio Duque Pérezeaduque@udea.edu.co

Prof. Gustavo Patiño (en comisión)Prof. Gustavo Patiño (en comisión)gpatino@udea.edu.co

Departamento de Ingeniería ElectrónicaDepartamento de Ingeniería Electrónica

Facultad de IngenieríaFacultad de Ingeniería

El contenido de esta clase se complementa con el capítulo 7 del

texto :Computer Organization

David A. Patterson, John L. Hennessy.

Tercera Edición

Departamento de Ing. Electrónica Circuitos Digitales II Universidad de Antioquia

2011-2

Recordando : Los cinco componentes de cualquier computador

Con: o registros para almacenar

variables, yo modos de direccionamiento para

accesar la memoria.

Ejemplos reales de sistemas computacionales y sus jerarquías de memoria

Pentium BoardPentium Board

Asus Eee PCAsus Eee PC

Asus Eee PC Asus Eee PC (…cont)(…cont)

Ipods and IphonesIpods and Iphones

ArquitecturaArquitectura

2011-2

Jerarquía de Memoria

Soportada en la diferencia de las tecnologías de memoria (SRAM,DRAM y Magnética) y en el principio de localidad (espacial, y temporal).

2011-2

Recordando la terminología utilizada en Cache

2011-2

Cache : Consideraciones y términos

2011-2

Cache : Consideraciones y términos (…cont)

Miss Penalty (Tiempo de penalización) : Tiempo necesario para recuperar una falta y

suministrar el bloque requerido a la CPU.

2011-2

Calculating Miss Penalties

Cache(k-wordblocks)

1. Ask for data (send address to DRAM), 1 cycle typical 2. DRAM finds

and reads the data e.g. 5 cycles

3. DRAM delivers 1 word each cycle

What happens during a miss?

Address

Fundamentos de Cache

Mapeamiento Directo y Desempeño

2011-2

Accessing Cache (...cont)

DataTagV

31 30 29 ... 15 14 13 12 11 10 9 ... 3 2 1 0

Slot #

10221023

Address

Total cache size:1024x (1 + 20 + 32) = 53 Kbits

2011-2

Como trabaja el controlador cache

Tamaño de Bloques y Desempeño

2011-2

Exploiting Spatial Locality: Bigger Blocks To better exploit spatial locality caches fetch

several words after a miss

DataTagV

10221023

choose desired word

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Read address 28 (0011100): Block index 01, Word 11 within block, tag 0.

Example: 4-word BlocksIndex V Tag Word0 Word1 Word2 Word3

0 0 1 1 1 0 0Chooses byte within word

Chooses slot

Chooses word within block

Is stored in Tag field

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2011-239

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2011-240

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2011-241

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2011-243

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2011-245

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2011-249

2011-2

2011-250

2011-2

2011-251

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2011-253

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Determining Cache Performance Factors

(total) cache size hit rate increases with size access time increases with size

block size hit rate increases with size up to some limit miss penalty increases with size (since time to load increase)

miss penalty also depends on organisation of lower levels

Cache performance is more significant for faster processors miss penalties become much more serious

2011-2

Calculating Miss Penalties

Cache(k-wordblocks)

1. Ask for data (send address to DRAM), 1 cycle typical 2. DRAM finds

and reads the data e.g. 5 cycles

3. DRAM delivers 1 word each cycle

What happens during a miss?

Address

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Datos para ejemplo

Más formas de Organización de la Cache

Asociatividad

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Organización de la Cache

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Organización de la Cache60

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Organización de la Cache (…cont)

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Campos de Dirección

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Recordando : Mapeo Directo

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Recordando : Mapeo Directo - Bloques de Varias Palabras

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Asociatividad por Conjuntos65

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Asociatividad por Conjuntos (…cont)

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Asociatividad67

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Ubicando un bloque en una cache Asociativa

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Cache Completamente Asociativa 69

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Efecto de la Asociatividad en la Tasa de Fallas (Miss Rate)

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Operación de lectura de memoria

2011-2

Problem 1: Caches Misses

On a read miss Stall the pipeline A special control unit loads the cache from DRAM The cycle that caused the miss is redone

If it was an instruction fetch ensure PC isn’t updated! On a write miss

Keep going No need to stall the pipeline… (see next slide)

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Problem 2: Cache Writes

When the processor writes a result to memory The result must go into the cache The result must go to main memory as well, eventually

The ‘write-through’ technique Every write to cache is copied to main memory

Should we wait for write to DRAM to complete? A ‘write-buffer’ helps

Overwrites must be avoided. The ‘write-back’ technique

Multiple writings in cache block require a writing in the memory lower level.

2011-2

Resolviendo las faltas de Cache

2011-2

Escritura mediante uso de Buffer

2011-2

Ventajas de: Write Through y Write back Write through (escritura directa)

La escritura directa es más fácil de implementar que la postescritura, con la ayuda del buffer.

Write back (postescritura) Las palabras individuales son escritas por el

procesador a la velocidad de la caché. Múltiples escrituras en un bloque, requieren solo una

escritura en el nivel más bajo de la jerarquía. El bloque de la caché se transfiere cuando va a ser

reemplazado.

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Ejemplo de Estructura Interna de Memoria

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Jerarquía de Memoria78

2011-2

Estrategias de Reemplazo de Bloques

2011-2

Ejemplo de Organización de la Cache en un procesador

2011-2

Cache de Instrucciones (Primer Nivel de Cache)

2011-2

Cache de Datos (Primer Nivel de Cache)

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JERARQUÍA DE MEMORIA MEMORIA VIRTUAL SEMANA NO.15 SEMESTRE 2011-2 PROF. EUGENIO DUQUE PÉREZ EADUQUE@UDEA.EDU.CO PROF. GUSTAVO PATIÑO GPATINO@UDEA.EDU.CO.

Curso de Semiconductores sesión 1 Prof. José Edinson Aedo Cobo, Msc. Dr. Eng. E-mail: joseaedo@udea.edu.cojoseaedo@udea.edu.co Departamento de Ingeniería.

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