LABORATORIO DE ARQUITECTURA DEL COMPUTADOR

LABORATORIO DE ARQUITECTURA DEL COMPUTADOR

MARCO TEORICOIntroduccinHasta ahora hemos completado tareas pre-definidas, pero para ser honestos no hemos conseguido hacer nada mejor que lo que hacan aquellas viejas cajas de msica que siguen un conjunto de instrucciones hasta el final. Lo que hace a la programacin mucho ms poderosa son las sentencias condicionales. Esta es la habilidad de probar una variable contra otra variable y actuar de una forma si se cumple una condicin o de otra si no se cumple. Ellas son comnmente llamadas por los programadores como sentencias if.para saver si una condicin es Verdadera o Falsa, necesitamos un nuevo tipo de datos: los booleanos. Ellos permiten realizar operaciones lgicas. Una sentencia u operacin lgica puede ser evaluada para ser Verdadera o Falsa. Nuestra sentencia condicional se puede entender como sigue:if (la condicin resulta Verdadera):entonces hacer esto slo para Verdaderoelse:de otra forma hacer esto solo para Falso.Definicin:En programacin, unasentencia condicionales una instruccin o grupo de instrucciones que se pueden ejecutar o no en funcin del valor de una condicin.Los tipos ms conocidos de sentencias condicionales son el si...Entonces (if...then), el si...Entonces...si no (if...Then...Else) y el segn (case o switch), aunque tambin podramos mencionar al lanzamiento de errores como una alternativa ms moderna para evitar el "anidamiento" de sentencias condicionales.las sentencias condicionales constituyen, junto con losbucles, los pilares de laprogramacin estructurada, y su uso es una evolucin de una sentencia enlenguaje ensambladorque ejecutaba la siguiente lnea o no en funcin del valor de una condicin.La sentencia ifLa sentencia if, acta como cabra esperar. Si la condicin es verdadera, la sentencia se ejecuta, de otro modo, se salta dicha sentencia, continuando la ejecucin del programa con otras sentencias a continuacin de sta. La forma general de la sentencia if es:

Si el resultado del test es verdadero (true) se ejecuta la sentencia que sigue a continuacin de if, en caso contrario, falso (false), se salta dicha sentencia, tal como se indica en la figura. La sentencia puede consistir a su vez, en un conjunto de sentencias agrupadas en un bloque.La sentencia if...elseLa sentencia if...else completa la sentencia if, para realizar una accin alternativaif (condicin)sentencia1;elsesentencia2

Las dos primeras lneas indican que si la condicin es verdadera se ejecuta la sentencia 1. La palabra clave else, significa que si la condicin no es verdadera se ejecuta la sentencia 2, tal como se ve en la figura.Dado que las sentencias pueden ser simples o compuestas la forma general de if...else esif (condicin){sentencia1;sentencia2;}else{sentencia3sentencia4;sentencia5;}Existe una forma abreviada de escribir una sentencia condicional if...else como la siguiente:if (numeroBoleto==numeroSoreteo)premio=1000;elsepremio=0;en una sola lneapremio=(numeroBoleto==numeroSoreteo) ? 1000 : 0;Un ejemplo significativo es el siguiente: el signo de un nmero elevado a una potencia par es positivo, y es negativo cuando est elevado a una potencia impar.int signo=(exponente%2==0)?1:-1;La condicin entre parntesis es la siguiente: un nmero es par, cuando el resto de la divisin entera de dicho nmero entre dos vale cero.

DESARROLLO DEL LABORATORIO1)a)

b)

c)

d)

e)

2) Programar en VHDL un decodificador binario de 2 a 22.INPUTOUTPUT

EX

000001

010010

100100

111000

3) Programar en VHDL un Multiplexor de 4 a 1;(a, b, c, d son entradas)INPUTOUTPUT

EX

00a

01b

10c

11d

4) Programar en VHDL un decodificador binario de 3 a 23.

5) Programar en VHDL la siguiente maquina de estado.

6) Programar en VHDL la siguiente maquina de estado.

7) Programar en VHDL la siguiente maquina de estado.

CONCLUSIONES Se pudo establecer tanto en las entradas y la salida de cada compuerta lgica mediante la programacin en VHDL usando los comandos if, then, else. Se pudo programar tanto los decodificadores y multiplexores en sus diversas entradas y salidas que luego se pudo programar en VHDL sus respuestas binarias de acuerdo a como se comportaban digitalmente. La maquina de estado en VHDL contiene una lgica para pasar de estado, una de salida y una memoria.

[Escribir texto]Pgina 2