Buena Idea Para El Reporte
4
Diseño de un cronómetro digital El objetivo de esta práctica es el diseño de un cronómetro digital y su implementación en la placa de prácticas, haciendo uso de los displays de 7 segmentos y de uno de los pulsadores . Desarrollo de la práctica En esta placa se implementará un cronómetro con precisión de un segundo. El sistema tendrá como entradas un botón de inicio/parada del cronómetro, un botón de Reset que resetea el reloj a cero y el reloj del sistema. La cuenta del cronómetro se visualizará en dos de los displays de 7 segmentos de la placa. Inicio/parada Reset CLK Cronómetro Digital Inicio/parada Reset CLK Figura 1. Cronómetro Digital Código VHDL El alumno tiene que realizar el diseño del sistema propuesto en VHDL. Para ello se sugiere que se sigan los siguientes pasos: Generar un reloj de 1 Hz a partir del reloj del sistema ( 50 MHz) Diseñar un contador-divisor por 60. Diseñar, utilizando una máquina de estados, un sistema de control que teniendo como entradas los botones de inicio/parada y Reset genere las señales de habilitación y de inicialización del contador- divisor módulo 60. Generar la lógica de control para activar los displays de las unidades y de las decenas de segundo del cronómetro. Práctica 5
-
Upload
angel-montes-de-oca -
Category
Documents
-
view
57 -
download
3
Transcript of Buena Idea Para El Reporte
Diseño de un cronómetro digital El objetivo de esta práctica es el diseño de un cronómetro digital y su implementación en la placa de prácticas, haciendo uso de los displays de 7 segmentos y de uno de los pulsadores .
Desarrollo de la práctica En esta placa se implementará un cronómetro con precisión de un segundo. El sistema tendrá como entradas un botón de inicio/parada del cronómetro, un botón de Reset que resetea el reloj a cero y el reloj del sistema. La cuenta del cronómetro se visualizará en dos de los displays de 7 segmentos de la placa.
CronómetroDigital
Inicio/paradaResetCLK
CronómetroDigital
Inicio/paradaResetCLK
Figura 1. Cronómetro Digital
C ó d i g o V H D L El alumno tiene que realizar el diseño del sistema propuesto en VHDL. Para ello se sugiere que se sigan los siguientes pasos:
Generar un reloj de 1 Hz a partir del reloj del sistema ( 50 MHz)
Diseñar un contador-divisor por 60.
Diseñar, utilizando una máquina de estados, un sistema de control que teniendo como entradas los botones de inicio/parada y Reset genere las señales de habilitación y de inicialización del contador- divisor módulo 60.
Generar la lógica de control para activar los displays de las unidades y de las decenas de segundo del cronómetro.
Práctica
5
Curso 2007/2008: Prácticas. Electrónica Digital II
2
I m p l e m e n t a c i ó n e n l a s p l a c a s P E G A S U S d e D I G I L E N T Para implementar el cronómetro digital se empleará como botón de inicio/parada el serigrafiado como BTN0 y como botón de reset el BTN3. La visualización del valor del cronómetro se hará en los displays AN0 y AN1.
Curso 2007/2008: Prácticas. Electrónica Digital II
3
BIBLIOGRAFÍA
[1] “VHDL: Lenguaje Estándar de Diseño Electrónico”. L.Terés, Y.Torroja, E.Villar, S.Olcoz. MacGraw-Hill,1998.
[2] “VHDL. Análisis and Modeling of Digital Systems”. Z. Navabi. MacGraw-Hill,1998
[3] “HDL Chip Design: A Practical Guide for Designing, Synthesizing & Simulating Asics & Fpgas Using Vhdl or Verilog”, D.J.Smith. Doone Publicatiions, 1996
[4] http://www.xilinx.com/
[5] http://www.digilentinc.com/info/Pegasus.cfm
[6] http://www.model.com/
[7] http://www.ieee.org/portal/site
[8] http://www.jtag.com/main.php
I
