Convertidores CDA y CAD(7, 8, 9, 10)
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7/23/2019 Convertidores CDA y CAD(7, 8, 9, 10)
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I CONVERTIDORESADC
A. Conversor de aproximaciones sucesivas(escalera)
En la figura 45 se muestra la estructura de un
conversor analgico-digital de aproximaciones
sucesivas, uno de los ms utilizados en la
actualidad pues permite una considerable
velocidad de conversin y resolucin alta a un
bajo costo. a estructura es similar a la de los
casos anteriores, pero reemplazando el contador
por un registro de aproximaciones sucesivas.
!igura 45. Es"uema de un conversor analgico-
digital de aproximaciones sucesivas.
El funcionamiento, ejemplificado en la figura 4#,
es el siguiente. $l dar una se%al de inicio de la
conversin, el registro aplica un & en el '() *bit
n+ del conversor $ y en el resto de los bits. asalida del $ ante dic/o cdigo *&...+ s ubica
en la mitad de la escala *0ref 1+. (i vi 0ref 1,el '() "ueda fijado definitivamente en &. (i, por
el contrario, vi 2 0ref 1, el '() vuelve a . En
el paso siguiente, con indepedencia del valor
fijado previamente para el '() *bit n+, el bit n & es llevado a &. 3uevamente, si vi supera el valor
"ue ante ese cdigo *x&...+ genera el conversor
$, el & se conserva de lo contrario, vuelve a .En el tercer paso se procede de igual manera se
lleva el bit n 1 a & y se compara la entrada conla salida del $ ante ese cdigo *xx&...+ y,
seg6n el resultado, se conserva el & o se lo lleva a
. El proceso contin6a /asta "ue se llega al ()*bit &+. 7na vez decidido el valor de 8ste, "ueda
concluida la conversin. 9on este tipo de
conversor el tiempo de conversin es de n ciclos
de reloj, en lugar de 1n *o a6n mayor+ como en los
otros casos. $dems de la velocidad, resulta
importante el /ec/o de "ue en : ciclos de reloj *: n+ "uedan garantizados los : bits mssignificativos. lo cual permite utilizar un mismo
conversor con mayor velocidad si no se re"uierela mxima resolucin. Es importante observar
"ue, a diferencia del conversor de balance
continuo o el flas/, en este caso se re"uiere "ue la
entrada se mantenga rigurosamente constante, delo contrario podr;an producirse errores muy
groseros. En efecto, una vez "ue los bits ms
significativos /an "uedado fijados, ya no es
posible cambiarlos /asta la prxima conversin,por lo cual el proceso contin6a buscando la mejor
aproximacin "ue sea posible con los restantes
bits.
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!igura =>. Es"uema de un conversor analgico
digital de ranpa simple.
El integrador comienza a integrar la tensin D
0@E!, obteni8ndose
'ientras v& 2 vi el comparador est alto,
permitiendo "ue los pulsos del oscilador pasen ala entrada de reloj de un contador. 9uando 0&0i ,el comparador conmuta, in/ibiendo los pulsosde reloj. El contador "ueda entonces con su cuenta
retenida. ic/o valor es
donde F es la parte entera del argumento.Eligiendo fc:@9 G 1n se obtiene un conversor de
n bits.
1+ 9onversor de doble rampa
Este es"uema permite independizarse de la
precisin de fc:, @ y 9. a conversin de /ace endos etapas. En la primera se realiza una
integracin de la tensin de entrada durante un
tiempo fijo, y en la segunda se produce la
descarga, con pendiente fija, durante un tiempo"ue depende de la cantidad de carga acumulada.
!igura =H. ?peracin de un conversor analgico-
digital de doble rampa. (e muestra la salida del
integrador para dos valores de vi. a pendiente p&
de la primera rampa es proporcional a vi. a de la
segunda rampa es fija.
a conversin se realiza contando pulsos de reloj
durante el tiempo de descarga del integrador /asta
"ue 8ste retorna a . En general, el tiempo fijo A
es
y se toman las pendientes como p& G vi @9 y p1
G 0ref @9. En la figura =I se muestra un circuito
"ue realiza esta funcin.
!igura =I. Es"uema de un conversor analgico
digital de doble rampa.
El ciclo comienza cuando se resetean,simultnemente, el contador y el flip-flop !!.
Entonces la llave conecta la tensin Dvi, por lo
tanto a la salida del integrador tenemos
ado "ue inicialmente v9*+ 2 , la salida del
comparador es baja, in/ibiendo los pulsos del
reloj. 9uando v9*t+ pasa por se /abilita el reloj,
y el contador cuenta /asta llegar al mximo valor*&&...&+, luego de lo cual el '() pasa nuevamente
a , /aciendo conmutar el flip-flop. El tiempo
total transcurrido es
donde fc: es la frecuencia de los pulsos del reloj.
$l cabo de este tiempo tenemos
uego la llave conmuta, pasando a integrar
0ref. Entonces
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El conteo prosigue /asta "ue v9*t+ G , por lotanto
a cuenta alcanzada ser G *t A+fc:F, dondeF es la parte entera. !inalmente,
Este valor no depende ni de @9 ni de la
frecuencia, del reloj, en tanto ambos valores se
mantengan constantes durante ambas rampas. El
rango mximo de entrada es vi 2 0ref.
En la figura 4 se resume la operacin durante el
ciclo de conversin.
!igura 4. iagramas temporales de la evolucin
del ciclo de conversin de un conversor analgicodigital de doble rampa.
Es posible transformar este conversor,originalmente unipolar, en bipolar, para lo cual
basta desplazar la entrada, sustituyendo el
amplificador de entrada por un sumador, como se
muestra en la figura 4& *en este caso el resultado
se presenta en complemento a 1+. $l cabo de 1ncuentas tendremos
de manera "ue, con el mismo razonamientoanterior, se tiene
!igura 4&. Es"uema de un conversor analgico-
digital bipolar de doble rampa. a conversin se
obtiene en complemento a 1.
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!igura ##. Bntegrador bsico de un doble
pendiente con $9 de integracin. Elcomparador, el temporizador, y el controlador no
se muestran.
.
a conversin se realiza en dos fases la fase decalentamiento , donde la entrada al integrador es
la tensin a medir, y la fase de decadencia , donde
la entrada al integrador es un voltaje de referencia
conocido . urante la fase de calentamiento , elconmutador selecciona el voltaje medido como la
entrada al integrador . a rampa le permite alintegrador por un per;odo fijo de tiempo, cargar y
construir en el condensador un integrador .urante la fase de carrera /acia abajo , el
interruptor selecciona la tensin de referencia
como la entrada al integrador . El tiempo "ue le
toma a la salida del integrador volver a cero semide durante esta fase.
$ fin de "ue la tensin de referencia a la rampa de
la tensin del integrador /acia abajo , la tensin dereferencia tiene "ue tener una polaridad opuesta a
la de la tensin de entrada . En la mayor;a de los
casos , para tensiones de entrada positivos , estosignifica "ue la tensin de referencia ser negativa. . Aensin de salida del integrador en unabase de doble pendiente, $9 de integracin.
Aenga en cuenta "ue en la figura #> , el voltaje semuestra como subir durante la fase de
calentamiento y /acia abajo durante la fase de
decadencia . En realidad, debido a "ue elintegrador utiliza el amplificador operacional en
una configuracin de retroalimentacin negativa,
la aplicacin de un positivo 0in /ar "ue la salida
del integrador para bajar. El arriba y abajo serefieren con mayor precisin en el proceso de
a%adir carga al capacitor integrador durante la fase
de calentamiento y la eliminacin de carga
durante la fase de decadencia.
a resolucin de la integracin de doble pendiente$9 est determinada principalmente por la
longitud del per;odo de carrera /acia abajo y porla resolucin de la medicin del tiempo * es decir ,
la frecuencia de reloj del controlador + . a
resolucin re"uerida *en n6mero de bits+
determina la duracin m;nima del per;odo dedecadencia para una entrada a gran escala *0inG-
0ref+.
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urante la medicin de una entrada a gran escala,la pendiente de la salida del integrador ser la
misma durante la subida y la fase de bajada. Estotambi8n implica "ue el tiempo del per;odo previo
y el per;odo de decadencia ser igual *tu G td+ y"ue el tiempo total de medicin ser 1td. # muestras por segundo+. (inembargo, el tiempo de muestreo puede sermejorado al sacrificar la resolucin. (i el re"uisito
de resolucin se reduce a & bits, el tiempo de
medicin tambi8n se reduce a slo ,1
milisegundos *casi 4I muestras por segundo+.*9oug/lin, &II=+
II REFERENCIAS
Aguirre, S., & Abadie, I. (2013).
Conversor Analgico-Digital
por aproximaciones
sucesivas.Recuperado el 20
de 10 de 2013, de
hp!"##e$a.%g.edu.u'#plugi
%le.php#12#*od+older#co
e#0#-oogra%a!+2013#A
/+SAR.pdorcedoload1
http://www.iberchip.net/VII/cdnav/pdf/34.pdfhttp://www.iberchip.net/VII/cdnav/pdf/34.pdf -
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Amplifcadores Operacionales
y Circuitos Integrados
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