Ejercicios Resueltos Sistemas Secuenciales Sincronos
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7/23/2019 Ejercicios Resueltos Sistemas Secuenciales Sincronos
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CAPITULO
Autmatas
f in i tos
7.I.
CIRCUITOS
SECUENCIALES
SINCRONOS
Este
captulo
est
dedicado
al
diseo
de
sistemas
secuenciales
ncronos.
Reciben
est
denominacin
aquellos
circuitos
en los que
el ualor
de su
salida
en
un
instante
determinado
no
depende
de los
estados
gicos
de
las
entradas
en
dicho
instante,
sino
de la
secuencia
con que
dichos
estados
se
aplican
a
las
entradas.
En
este
tipo
de
circuitos,
todo
el funcionamiento
est
sincronizado
por
una
seal
de reloj.
Todo
sistema
secuencialposee:
Un
conjunto
finito
de
2n
estados
de
entrada,
siendo
n
el nmero
de
variables
de
entrada.
Un
conjunto
finito
de
2^
estados
nternos,
siendo
z
el
nmero
de
variables
de estado
interno.
Un
conjunto
finito
de
2p
estados
de
salida
siendo p
el
nmero
de variables
de
salida.
En
la
prctica,
tambin
se
denomina
a
estos
circuitos
Autmatas
finitos.
Para observar a evolucin de un autmata frnito, es necesarioacudir a las variables
de
salida,
ya
que
las
de
estado
nterno,
como
su nombre
indica,
no
van
a
ser
accesibles
esde
el
exterio
.
La
forma
de
obtener
dichas
variables
va
a dar
lugar
a
dos modelos
de
circuitos
secuenciales:
odelo
de
Moore y
Modedo
de
Mealy.
7.2.
MODELO
DE
AUTOMATA
DE
MOORE
En
este
tipo
de
autmatas
finitos
las
salidas
dependen
solamente
de
sus
estados
nternos
en
el
instante
que
se
considera
un
caso particular
ser
cuando
las
variables
de
salida
coincidan
con
las
del
estado
nterno).
a)
b)
c)
Entrada
Circui to
combinacional
de
entrada
Circuito
combinac iona l
d e
s a l i d a
Figura
7. '1.
Diagrama
de
bloques
der modero
de
autmata
de Moore.
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AUTOMATAS
INITOS
27 9
Una
representacin
e estemodelo aparece n el diagramade la Figura 7.l,enel que sepuedeapreciar
cmo
el
circuito
de
salida
depende
solamente
del
estado
nterno
del
elemento
de
memoria.
7.3.
MODELO
DE
AUTOMATA
DE
MEALY
En
1, as
variaciones
de salida
estn
asociadas
a
las
transiciones
entre
estados
de
entrada
adems
de
las
de
los
estados
nternos.
Un
diagrama
de
bloques
de
este
tipo
de
autmata
aparece
en la
Figura
7 2;
en
l
se aprecia
cmo
la
salida
depende
del
estado
nterno
y
de
la
entrada.
F igura
7.2.
Diagrama
e
bloques
el
modelo
e
autmata
e
Mealy.
Conviene
hacer
notar
que
los
modelos
de
Mealy
y
Moore
son
dos formas
d,e realjzar
el
circuito
secuencial
se puededemostrarque, para todo circuito secuencial ncronode Mealy, existeotro
de
Moore
equivalente,
viceversa.
7.4.
ETAPAS
DE
DISEO
DE
CIRCIJITOS
SECUENCIALES
SINCRONOS
Presentamos
hora
un
mtodo
general
para
el
diseo
de
sistemas
secuenciales
ue
podemos
estandarizar
n
los
siguientes
asos:
a)
Pasar
las
especificaciones
erbales
al
diagrama
de
estados.
b)
Reducir
estados
equivalentes.
c)
Construir
la
tabla
de
estados.
d)
Asignar
cdigos
a los
estados.
e) Seleccionaros elementosde memoria.
f)
Obtener
las
tablas
de
excitacin.
g)
Simplificacin
de las
funciones
de excitacin.
h)
Implementacin
del
circuito.
Para
comprender
mejor
cada
uno
de
estos
apartados,
plicaremos
l
proceso
anterior
al
diseo
d:
."1
Lt"lt:^10:I:.:.tcia-por
tres,
eniendo
en
cuenta
tyi
91te
ipo
de
tulto.
,,
qqnu 1q
en
9
Ci rcu i to
combinac iona l
de
entrada
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dr
or
ol
J
ol
AUTOMATAS
FINITOS
28 1
Entrada
Sa l i da
Figura7.4.
Diagrama
de
t iempos
correspondiente
l
diagrama
de f lu jos
de l
div isor
por
t res
segn
a
F igu ra
7 . 3 .
En
el
modelo
de
Mealy
los
estados
nternos
se
representan
ambin por
un
crculo
con
la
]r
;enominacin
de
a
variabie
en
su nterior,
que
en
este
aso
va
sola
sin ndicar
el estado
de a
salida.
c Las variablesde entrada se representan or unaX,que con una flecha ndica la transicinde l
c
t'rado
origen
al
estado
inal.
Sobre
esta
flecha
se representa,
dems,
el
valor
de la
variable
de
'' ' i idt,
ndicando
de
esta
manera
que
en
el modelo
de
Mealy
la salida
depende
el
estado
nterno
en
,
.. que
se
encontrata
y
del
valor
de la
variable
de
entrada
en
cada
nstante.
^
Se
puede
ver
el modelo
de
Mealy
para
el
divisor
de
frecuencia
or
tres
en la
Figura
7.5,
en
'-'
que
se
apreciaque
a
salida
es 1
cuando
encontrndose
n el
estado
r,sepresenta
en
la
entrada
\
-
l .
x=0/s:0
x=0/s:0
\
1.,
(Y
t \
r
x : 1 l s = 1
1 2
I
\ -^\
x:0/s:0
Figura
7.5.
Diagrama
e
f lu jos
del
d iv isor
e frecuencia or
res
segn
el modelo
e Mealy.
Para
estecaso,
el diagrama
de tiempos
correspondiente
l diagrama
de
flujos
se
puede
ver
en
la
Figura
7.6,
donde
se
apreciaque
a
duracin
de os
mpulsos
de
salida
es gual
a los
de
entrada;
esto
es debidoa que en el modelo de Mealy la sealde salidano depende olamente el estado nterno,
sino
tambin que
las
variables
de
entrada
en
cada
momento.
b)
Reduccin
de
estados
equivalentes
Como
es natural,
del
diagrama
de
estados, ue
no
es
otra
cosaque
una
representacin
rfica
de l
nunciado
del
pj9 &Ia,
no
tiene por
que
resuttar
sie
e la
representacin
s
nfima sino
ou e
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E L E C T R O N I C A
I G I T A L
Entrada
Sal ida
Figura
7.6.
Diagrama
e
t iempos
orrespondiente
l
d iagrama
e
f lu jos
del
d iv isor
or
tres
segn
a
F igura
.5 .
a
veces
es
posible obtener
un
diagrama
de
estados
educido,
eliminando
estados
equivalentes
de
acuerdo
con
el
siguiente
criterio:
os
ertado.s
, e
l, son
equiualentes
pueden
educirse
Q
un
estado
nico si, y slo si,ambos estados, e l, inicialeseu'olucionan
l
mismo
estado
^
final,
tanto
para
la
entradaX
:
I como
paro la
entrada
X
:
0,
siendo
adems
as
salidqsasociadas los estados t e I,
las
mismas.
En
el
ejemplo
que
estamos
siguiendo
no
se
da
este
caso,
al
y
como
puede apreciarse'
c\
Construccin
de
la
tabla
de
estados
una
tabla
de
estados
es
otra
forma
de
expresar
el
diagrama
de
estados
de
una
manera
ms
conveniente
para
afrontar
los
siguientes
pasos del
diseo.
Se
representa
en
una
columna
el
,rtodo
actual,
en
otra
los
valores
de
la
variable
o
uariables
de
entrada,
en
una
tercera
columna
el
estaclo
inal
a
los
que
se
debe
pasar
y
en
la
ltima
la
salida'
En
nuestro
caso,
y
como
estamos
haciendo
un
estudio
paralelo
de
los
dos
modelos
(Mealy
y
Moore),
pondremos
la
ltima
columna
desglosada
en
los dos
tipos
de
salidas'
Tabla
7.1.
Tab la
de
estado
del
div isor
de
frecuencia
por
t res
para
e l
modelo
de
MealY
Y
el
de
Moore
Estado
inicial
X
Estado
inal
Salida
Mealy
Salida
Moore
Io
Io
Ir
Ir
I2
I2
0
1
0
I
0
I
Io
Il
Ir
I2
I2
Io
0
0
0
0
0
1
1
1
0
0
0
0
d)
Asignacin
de
cdigos
de
estados
Hasta
este
momento,
hemos
numerado
10s
estados
nternos
de
forma
decimal
por ser
la
m
cmoda
para
nosotros,
pero como
los
elementos
de
memoria
son
elementos
binarios,
habr
qu
codificar
stos
de
forma
binaria.
El
nmero
de
bits
a emplear
ser
gual
al
nmero
de
elementos
de
memoria,
es
decir'
si
hay
1
estarlos
el_nmero
n
sgfaQomo
mnimo
el
que cumpla:
2n-1
<
