El Lenguaje Vhdl
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8/18/2019 El Lenguaje Vhdl
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CHIP
PROGRAMARINTERFAZ
ARREGLO
AND
FIJO
ARREGLO
OR
PROGRAMABLE
EL LENGUAJE VHDL
VHDL, viene de VHSIC (Very Hi! S"eed In#er$#ed Cir%&i#' H$rd$re
De)%ri"#i*n L$n&$e+ VHDL e) &n en&$-e de de)%ri"%i.n y /*de$d*
di)e0$d* "$r$ de)%ri1ir (en &n$ 2*r/$ 3&e *) !&/$n*) y $) /$3&in$) "&ed$n
eer y en#ender' $ 2&n%i*n$id$d y $ *r$ni4$%i.n de )i)#e/$) !$rd$re
dii#$e), "$%$) de %ir%&i#*), y %*/"*nen#e)+
VHDL 2&e de)$rr*$d* %*/* &n en&$-e "$r$ e /*de$d* y )i/&$%i.n .i%$
diriid$ "*r even#*) de )i)#e/$) dii#$e), y $%#&$/en#e )e * ii4$ #$/1i5n
"$r$ $ )6n#e)i) $*/7#i%$ de %ir%&i#*)+
PROGRAMA 8 9VHDL:
Cir%&i#*) in#er$d*) "$r$ $"i%$%i*ne) e)"e%i;%$) 8< ASIC
Arre*) de %*/"&er#$) "r*r$/$1e) en %$/"* 8< FPGA
Di)"*)i#iv*) L.i%*) Pr*r$/$1e) C*/"e-*) 8< CPLD
C*n %*/"&er#$) AND y OR vi/*) &n /*de* #i"* di$r$/$ %*n %*/"&er#$) en
e %&$ "*d6$/*) ver "$r$ "*der !$$r $ 2&n%i.n en $ "$r#e %*rre)"*ndien#e
)e de16$ 3&e/$r "$r$ 3&e )e de)%*ne%#e y *) 3&e 3&ed$1$n $%#iv*) d$1$n $
$ )$id$+
De $3&6 vi/*) *) di2eren#e) e)3&e/$) de #i"*) de $rre*) y en 3&e 2*r/$n
"&eden )er &1i%$d*) & *r$ni4$d*)=
>+
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ARREGLO
AND
PROGRAMABLE
ARREGLO
OR
PROGRAMABLE
ARREGLO
AND
PROGRAMABLE
ARREGLO
OR
FIJO
E $rre* AND ;-* e) &n PROM+
?+
Se "&ede de%ir 3&e e)#e e) &n PLA (ARREGLO LOGICO PROGRAMABLE'+
@+
Se "&de de%ir 3&e e)#e e) &n PAL (LOGICA DE ARREGLOS PROGRAMABLES'+
Un$) de $) %*n%&)i*ne) de $ %$)e 2&e 3&e )i &n %$)* 3&ere/*) !$%er &n %!i"
"r*"i* %*n %$r$%#er6)#i%$) 3&e )** n*)*#r*) ne%e)i#$/*), * #ene/*) 3&e
/$nd$r !$%er $ N*r#e A/5ri%$ "*r * 3&e e)#$ /7) %er%$, i&$/en#e 3&e e
%*)#* de e)#e v$ !$%er /ie)+
L* 3&e re$i4$n $) r$nde) e/"re)$) %*/* M*#*r*$ ne%e)i#$ $d3&irir &n %!i"
e %*)#* "$r$ e*) v$ !$%er /6ni/* "*r * 3&e *) "edid*) de e)#*) )*n de
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E)#e %!i" )i en #$ %$)* %*/* )e "*dr6$ de%ir y$ e)#7 3&e/$d*, )e "&ede v*ver
"r*r$/$re n* i/"*r#$ 3&e y$ !$y$ )id* &)$d* %*n *#r$ "r*r$/$%i.n+
De $%&erd* %*n *) $rre*) n* "&ede VHDL d*) #i"*) de $rre* ;-*)+
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