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Introducción a los sistemas secuenciales Unidad 1. Latches (Cerrojos Electrónicos)

En este documento se hará la definición componentes electrónicos conocidos como latches o cerrojos, además de sus características y sus tipos más representativos, y sus características de funcionamiento.

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¿QUÉ ENCONTRAREMOS EN ESTE DOCUMENTO?

Conceptos generales ........................................................................................ 3

Introducción ....................................................................................................... 3

a. Latch’s S-R................................................................................................ 4

b. Latch S-R con entradas activas a nivel alto (Biestable RS con compuertas NOR) ................................................................................................................ 5

c. Latch S-R con entradas activas a nivel Bajo (Biestable RS con compuertas NAND) ............................................................................................................. 6

d. Latch S-R con entrada de validación (Latch S-R con entrada de habilitación) ..................................................................................................... 7

e. Latch D (Latch D con entrada de habilitación) ........................................... 8

f. Aplicaciones de los latches ....................................................................... 9

Enlaces de interés .......................................................................................... 10

Dónde podemos encontrar más información .....................................................10

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Conceptos generales Introducción Son los elementos de memoria más sencillos capaces de almacenar un (1) bit. Se usan como bloques básicos en la construcción de biestables. El latch (ò cerrojo) es un tipo de dispositivo de almacenamiento temporal de dos estados (biestables), que se suele agrupar en una categoría diferente a la de los flip-flops. Básicamente, los latches son similares a los flip-flops, ya que son también dispositivos de dos estados que pueden permanecer en cualquier de sus dos estados gracias a su capacidad de realimentación, lo que consiste en conectar (realimentar) cada una de las salidas a la entrada opuesta. La diferencia principal entre ambos tipos de dispositivos esta en el método empleado para cambiar de estado.

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a. Latch’s S-R

Los latchs a diferencia de los Flip-Flops no necesitan una señal de reloj para su funcionamiento.

Figura1. Ejemplo de latch con compuerta NOR

Figura2. Ejemplo de latch con compuerta NAND

El más simple latch’s lógico es el RS, donde R y S permanecen en estado 'reset' y 'set'. El latch es construido mediante la interconexión retroalimentada de puertas lógicas NOR (ver figura) (negativo OR), o bien de puertas lógicas NAND (ver figura) (aunque en este caso la tabla de verdad tiene salida en lógica negativa para evitar la incongruencia de los datos). El bit almacenado está presente en la salida marcada como Q.

Figura3. compuerta NOR y tabla de la verdad

Figura4. compuerta NAND y tabla de la verdad

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Para los latch (cerrojos) se pueden dar las siguientes combinaciones de entrada: set a 1 y reset a 0 (estado 'set'), en cuyo caso la salida Q pasa a valer 1; set a 0 y reset a 0 (estado 'hold'), que mantiene la salida que tuviera anteriormente el sistema; set a 0 y reset a 1 (estado 'reset'), en cuyo caso la salida Q pasa a valer 0; y finalmente set a 1 y reset a 1, que es un estado indeseado en los biestables de tipo RS, pues provoca oscilaciones que hacen imposible determinar el estado de salida Q.

b. Latch S-R con entradas activas a nivel alto (Biestable RS con compuertas NOR)

El latch R-S (Reset-Set) con entrada activa a nivel alto es un tipo de dispositivo lógico biestable con dos salidas Q Q (una la complementaria de la otra), compuesto de dos puertas NOR acopladas tal y como muestra la Figura X-X. Se puede observar que la salida de cada puerta NOR se conecta a la entrada de la puerta opuesta.

Esquemas de latch R-S con entrada activa en nivel alto

Figura4. Circuito combinacional

Figura5. Símbolo lógico

Tabla de la verdad de latch R-S con entrada activa en nivel alto

Figura6. Tabla de la verdad

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El funcionamiento del latch R-S con entrada activa a nivel alto se deriva del comportamiento de la puerta NOR (ver tabla de verdad). Si una de las entradas de una puerta NOR (de dos entradas) se mantiene a ‘0’ la salida será la inversa de la otra entrada. En consecuencia si en el latch R y S son ‘0’, la salida del circuito se mantendrá en el estado en el que estuviera (ver tabla de verdad del latch). Si la entrada R del latch se pone a ‘1’ mientras que la entrada S permanece a ‘0’, la salida Q se pondrá a ‘0’ sin importar su estado previo (en una puerta NOR en cuanto hay una entrada a ‘1’ la salida es ‘0‘) y a su vez la salida negada, Q se pondrá a ‘1‘, el latch pasará al estado de Reset. Si ahora R vuelve a ‘0’ el circuito entrará de nuevo en su modo de memoria. De manera similar si S se lleva a ‘1’ mientras R permanece a ‘0’, entonces la salida negada Q se pondrá a ‘0’, con lo que la salida Q se colocará a ‘1’. En resumen el funcionamiento del latch es el siguiente:

• La entrada R activa (‘1’) realiza un RESET del latch (pone la salida a ‘0’). • La entrada S activa (‘1’) realiza un SET del latch (pone la salida a ‘1’). • Si las entradas están desactivadas (R=0 y S=0) la salida del latch no cambia (Qn=Qn-1). • Si se activan las dos entradas (R=1 y S=1) el circuito no funciona correctamente (Q=0 y Q =0).

c. Latch S-R con entradas activas a nivel Bajo (Biestable RS con compuertas NAND)

El latch R-S (Reset-Set) con entrada activa a nivel bajo es un tipo de dispositivo lógico biestable compuesto de dos puertas NAND acopladas tal y como muestra la Figura XX

Esquemas de latch R-S con entrada activa en nivel bajo

Figura7. Circuito combinacional

Figura8. Símbolo lógico

Tabla de la verdad de latch R-S con entrada activa en nivel bajo

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Figura9. Tabla de verdad

Al comparar el funcionamiento de una puerta NAND con otra NOR podemos ver que si bien una puerta NOR se asemeja a un inversor cuando una de sus entradas está conectada a ‘0’, la puerta NAND se asemeja a un inversor cuando una de sus entradas está conectada a ‘1’ (ver tabla de verdad de una puerta NAND en la figura XX). Por tanto el modo de memoria del latch (Qn=Qn-1) corresponde en este caso con las dos entradas a ‘1’. Si la entrada S se lleva a nivel bajo ‘0’ la salida Q se pone a ‘1’ (SET) y si la entrada R se lleva a nivel bajo ‘0’ la salida Q será ‘0’ (RESET). De ahí que a este latch se le dé el nombre de latch con entrada activa a nivel bajo. En la Figura XX podemos apreciar la tabla de verdad correspondiente a este lacth.

d. Latch S-R con entrada de validación (Latch S-R con entrada de habilitación)

A menudo resulta de utilidad poder controlar el funcionamiento del latch de manera que las entradas se puedan activar en unos instantes determinados. El diagrama y el símbolo lógico de un latch con entrada de habilitación se muestra en la Figura XX. Las entradas S y R controlan el estado al que va a cambiar el latch cuando se aplica un ‘1’ en la entrada de habitación (E, enable). El latch no cambiará de estado hasta que la entrada E esté a nivel alto. Esta tercera entrada (E) permite habilitar o inhibir las acciones del resto de entradas.

Esquemas de latch S-R con entrada de validación

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Figura10. Circuito combinacional

Figura11. Símbolo lógico

Tabla de la verdad de latch R-S con entrada de validación

Figura12. Tabla de verdad

Cuando la señal de habilitación E esté a nivel bajo, las señales S y R estarán a nivel alto sin importar el valor de las entradas R y S. Esto coloca al latch en su modo de memoria, evitando que la salida cambie de estado. Cuando se activa la entrada de habilitación, las señales R y S se invierten y se aplican al latch S - R, es decir, el circuito actúa como un latch R-S con entrada activa a nivel alto. La tabla de verdad se puede apreciar en la Figura XX.

e. Latch D (Latch D con entrada de habilitación)

Existe otro tipo de latch con entrada de habilitación que se denomina latch D. Se diferencia del latch S-R en que sólo tiene una entrada (D), además de la de habilitación (E). La figura XX muestra el diagrama, el símbolo lógico y la tabla de verdad de este tipo de latch.

Esquemas de latch D con entrada de validación

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Figura13. Circuito combinacional

Figura14. Símbolo lógico Tabla de la verdad de latch D con entrada de validación

Figura15. Tabla de verdad

Al igual que antes, cuando la entrada de habilitación E está a nivel bajo las señales S y R estarán a nivel alto y la salida del circuito no variará (modo memoria). Si la habilitación está activa, la entrada D determina el valor de las señales S y R. Si D es ‘1’ S será ‘0’ y R ‘1’, lo que realizará el SET del circuito (Q=’1’) . Si D es ‘0’ S será ‘1’ y R ‘0’, lo que pondrá el circuito a RESET (Q=’0’). En resumen cuando la habilitación (E) está activa la salida Q toma el valor de la entrada D, y cuando está desactiva, la salida permanece en su estado anterior. Este dispositivo también es conocido como báscula D transparente y se emplea para almacenar un bit de información.

f. Aplicaciones de los latches

Un biestable puede usarse para almacenar un bit. La información contenida en muchos biestables puede representar el estado de un secuenciador, el valor de un contador, un carácter ASCII en la memoria de un ordenador, o cualquier otra clase de información. Un uso corriente es el diseño de maquinas de estado finitas electrónicas. En los libros hay aplicaciones donde se acostumbra a clasificarlos en tres grandes grupos: Contadores (y divisores de frecuencia) registros y máquinas de estado finitas (autómatas). Almacenamiento de datos en paralelo División de frecuencia Contadores

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Enlaces de interés

Dónde podemos encontrar más información Latch S-R. URL

http://www.slideshare.net/farecrure/latches

http://translate.google.com.co/translate?hl=es&sl=en&u=http://www.allaboutcircuits.com/vol_4/chpt_10/2.html&ei=fz8BTYGhJcOqlAetlK2lCA&sa=X&oi=translate&ct=result&resnum=13&ved=0CHAQ7gEwDA&prev=/search%3Fq%3Dlatch%2Bsr%26hl%3Des%26biw%3D1280%26bih%3D590%26prmd%3Div

Latch con entrada activa en nivel alto. URL http://www.infor.uva.es/~jjalvarez/asignaturas/fundamentos/lectures/digital/Tema3_secuenciales.pdf

Latch con entrada activa en nivel bajo. URL http://www.algax.descubreweb.com/cgi-bin/asignaturas/etc/teoria/TEMA10_IntroduccionSecuenciales_dos.pdf

Latch D. URL http://translate.google.com.co/translate?hl=es&sl=en&u=http://web.cs.mun.ca/~paul/cs3724/material/web/notes/node13.html&ei=j0EBTe7hFYKglAer8f23CA&sa=X&oi=translate&ct=result&resnum=10&ved=0CF0Q7gEwCQ&prev=/search%3Fq%3DLatch%2BD%26hl%3Des%26biw%3D1280%26bih%3D590%26prmd%3Div