UASLP – FI Laboratorio de Sistemas Digitales Práctica 5

38

Práctica 5

Generadores de Señales de Reloj y Flip-flops 5.1 Objetivo El alumno conocerá y comprobará el funcionamiento de dispositivos empleados en la lógica secuencial y dispositivos con memoria basados en sistemas temporizados. 5.2 Antecedentes Los sistemas lógicos digitales se dividen en dos grupos, de lógica combinacional y de lógica secuencial. Los circuitos secuenciales son la base de todo tipo de sistema que desarrolle una tarea controlada sincrónicamente o asíncrono. Los sistemas de control automático dependen en gran parte de un sistema secuencial digital. La mayoría de equipos electrónicos programables basan su funcionamiento en una unidad de control programable, que es un sistema secuencial que permite modificar sus funciones por medio de instrucciones. Los circuitos lógicos secuenciales difieren de los combinacionales en dos detalles importantes: 1. Los sistemas secuenciales poseen memoria. El dato de salida puede permanecer presente durante un

tiempo indefinido hasta que una señal lógica reemplace el dato anterior.

2. Son sistemas retroalimentados.

Los circuitos secuenciales son la base de contadores y registros, memorias y secuencias de estado, las cuales son unidades funcionales en el diseño digital. No se debe de perder de vista que un circuito digital secuencial está formado por dos etapas, una combinacional y una etapa de memoria. 5.2.1 Circuitos secuenciales Los circuitos secuenciales se dividen en dos grupos: síncronos y asíncronos. 5.2.2 Circuito secuenciales síncronos Un sistema lógico secuencial síncrono está controlado por una escala de tiempo diseñado para su funcionamiento. Cada una de las etapas trabaja con la misma secuencia de tiempos y los cambios que se realizan entre sus etapas están sincronizados a la señal del reloj. 5.2.3 Circuitos secuenciales asíncronos En un sistema digital asíncrono, cada una de las etapas puede trabajar en diferentes escalas de tiempo o activarse con los cambios en previas etapas. Dada su dificultad de construcción y la presencia de riesgos combinacionales, estos circuitos son poco utilizados. 5.2.4 Generadores de pulsos o señales de reloj 5.2.4.1 El temporizador 555 El temporizador 555 es un CI de los más conocidos y utilizados en todo circuito digital que trabaje a frecuencias no mayores a 1Megahert y se utiliza tanto en circuitos electrónicos digitales como analógicos. Este CI se puede utilizar en modo “Astable” o inestable, ya que en este modo genera una onda rectangular con ciclo de trabajo programable y/o ajustable. En la figura 5.1 la señal de salida tiene un nivel alto dado por un tiempo T1 y un nivel bajo dado por un tiempo T2 los tiempos de duración dependen de los valores de las resistencias R1 y R2 ,Ver figura 9.1.(b).

T1= 0.693(R1+R2)C1

UASLP – FI Laboratorio de Sistemas Digitales Práctica 5

39

T2=0.693R2C1 Donde C1 es un capacitor. La frecuencia “f”, con que la señal de salida oscila esta dada por:

f1= 1 / (0.693C1 (R1+2R2)

Circuito Integrado555

8 4

7

1

6

2

3

Vcc

C

R 1

R 2

6

4

2

0T1 T2 Tiempo

(seg)

Vots

(a) (b)

C

5

Figura 5.1 El temporizador 555 oscilador en modo astable,

(a) diagrama de conexión, (b) forma de onda pulsante. 5.2.5 Circuitos con memoria 5.2.5.1 Flip-flop o Latch El elemento de memoria que se utiliza más ampliamente es Flip flop (FF) que está dentro del grupo de los multivibradores biestables. El FF es un circuito lógico con dos salidas Q y Q , donde Q es el complemento de la salida Q. La principal diferencia entre los diversos tipos de FF es el número de entradas que poseen y la manera en la cual las entradas afectan el estado binario. 5.2.5.2 Latch SR La unidad secuencial básica es el lazo SR. A partir de este lazo se construyen todos los FF. El lazo básico SR tiene dos entradas S y R y dos salidas Q y Q , las cuales siempre son opuestas. Las entradas S (Set = activar) pone a 1 la salida Q, y R (Reset = restablecer) restablece la salida Q a 0.

5.2.5.3 Latch SR síncrono En la figura 5.2 (a) se muestran los circuitos internos de un Flip flop SR, el lazo SR lo realiza con dos compuertas NOR por lo tanto este FF tienen entradas activas altas.

R

S

Q

Q

CP

R

S

CP

Q

Q

(a) (b) Figura 5.2 (a) Circuitos internos de un FF S-R, (b) símbolo normalizado del FF S-R.

Tabla característica

La tabla característica, puede ser útil para el análisis de la definición de la operación del FF. Ésta especifica al estado siguiente “Q(t+1)” cuando las entradas y el estado presente ”Q(t)” se conocen. El comportamiento completo se puede ver en tabla 5.1.

UASLP – FI Laboratorio de Sistemas Digitales Práctica 5

40

Tabla 5.1 Tabla característica del FF SR implementado con compuertas NOR.

S R Q(t+1) Estado 0 0 Q(t) Sin cambio 0 1 0 Bajo 1 0 1 Alto 1 1 _ Indeterminado

Tabla de excitación de S-R

Durante el proceso de diseño se conocen por lo general la transición del estado presente al estado siguiente al que se desea: encontrar las condiciones de entrada del FF que causen la transición requerida. Y por esta razón se necesita una tabla que liste las entradas necesarias para un cambio de estado dado. A este tipo de tabla se le conoce como tabla de excitación, en la Tabla 5.2 se presenta la tabla de excitación de los Flip Flop S-R.

Tabla 5.2 Tabla de excitación del Flip flop SR.

Q(t) Q(t+1) S R 0 0 0 X 0 1 1 0 1 0 0 1 1 1 X 0

5.2.5.4 Flip-flop JK El Flip Flop J-K es simplemente una versión modificada del S-R para que ambas entradas puedan activarse al mismo tiempo. Para el FF S-R está condición fue considerada no válida, en el caso del FF J-K está en una condición de salida permitida sobre ciclos de reloj sucesivos. Éste comportamiento y la representación estándar del FF J-K se ilustra en la figura 5.3.

Tabla de excitación del FF JK Q(t) Q(t+1) J K

0 0 0 X 0 1 1 X 1 0 X 1 1 1 X 0

(a)

K

J

Q

Q

CP

K

J

CP

Q

Q

(b) (c) Figura 9.4 Flip flop J-K, (a) tabla de excitación, (b) diagrama lógico y (c) símbolo gráfico.

UASLP – FI Laboratorio de Sistemas Digitales Práctica 5

41

5.2.5.5 Flip-flop D El Flip flop D (Data) tiene una entrada de control D y dos salidas Q y Q . Es una versión modificada del S-R mediante un inversor colocado entre las terminales S y R. La disposición del circuito se puede observar en la figura 5.4 (b). Se observa que el patrón de la onda lógica Q es un duplicado exacto de la onda de datos de entrada D con un retraso de tiempo.

Tabla de excitación del FF DQ(t) Q(t+1) D

0 0 0 0 1 1 1 0 0 1 1 1

(a) D

Q

Q

CP

D

CP

Q

Q

(b) (c) Figura 5.4 Flip flop D (a) Tabla de excitación, (b) diagrama lógico y (c) símbolo gráfico.

5.2.5.6 Flip-flop T El Flip flop T (Toggle) tiene sólo una entrada de control y es una variante del FF J-K. Esta se obtiene interconectando las dos entradas J y K para generar una sola entrada T. Observar figura 5.5.

Tabla de excitación del FF TQ(t) Q(t+1) T

0 0 0 0 1 1 1 0 1 1 1 0

(a)

TQ

Q

CP

T

CP

Q

Q

(b) (c) Figura 5.5 Flip flop T (a) tabla de excitación, (b) diagrama lógico y (c) símbolo gráfico.

UASLP – FI Laboratorio de Sistemas Digitales Práctica 5

42

Se logra ver que al poner un estado alto en la entrada T se puede generar un tren de pulsos igual al del reloj, solo que da la mitad de la frecuencia. 5.2.5.7 Entradas asíncronas Las entradas asíncronas se pueden emplear para fijar el FF en el estado 1 o bien para anularlo en el estado 0 en cualquier instante, sin importar las condiciones presentes de las otras entradas. Dicho en otra forma las entradas asíncronas son entradas superpuestas, las cuales pueden servir para eliminar todas las otras entradas a fin de colocar el FF en un estado o en el otro tal como se ve en la figura 5.6.

K

J

CP

Q

Q

DC SET

DC RESET

Las entradas Asíncronas son activas en bajo, y se indican con

pequeños círculos

Figura 5.6 Diagrama de un FF y sus entradas asíncronas. 5.3 Desarrollo de la práctica

• Simule los circuitos equivalentes de los circuitos FF JK, FF T y FF D. • Construya el circuito de reloj mostrado en el anexo A “Multivibrador 555 astable”, energícelo y

observe una constante intermitencia del diodo emisor de luz LED. • Desenergice el circuito y sin desconectar el circuito de reloj 555 conecte el CI 74LS73 que

corresponda al tipo Flip flop JK. Compruebe la tabla característica de la figura 5.3 y opere las entradas asíncronas. Compruebe los resultados obtenidos con su correspondiente tabla característica.

• Repetir el procedimiento anterior para comprobar el comportamiento del Flip-flop tipo D, empleando el CI 74LS74.

• Utilizando las compuertas necesarias diseñe un Flip-flop tipo T (Nota: utilice el CI 74LS73) y compruebe la tabla característica.

• Anote sus conclusiones y resuelva el cuestionario. 5.4 Material y equipo Material

Cantidad Elemento Descripción 1 Fuente de 5 VCD Fuente de alimentación. 1 Tablilla de conexiones Para circuitos integrados. 2 Interruptores DIP 4 entradas de cambio deslizable 3 Diodo Emisor de Luz Estándar, de distinto color 1 Resistencia de 470Ω Para la construcción del multivibrador astable 555 1 Potenciómetro de 1MΩ Para la construcción del multivibrador astable 555 1 Capacitor de 100μF a 50V Para la construcción del multivibrador astable 555 2 Capacitares de 0.47μF a 50V Para la construcción del multivibrador astable 555 1 555 Multivibrador 1 74LS73 Circuito integrado FF J-K 1 74LS74 Circuito integrado FF D 4 Resistencias 1KΩ Protección contra corto circuito.

UASLP – FI Laboratorio de Sistemas Digitales Práctica 5

43

Equipo

Cantidad Elemento Descripción 1 Unidad de cómputo Equipada con el programa CircuitMaker y/o Electronic Workbench

5.5 Conclusiones 5.6 Cuestionario

1. En un Flip-flop ¿Qué función tienen las entradas Clear y Preset? 2. Investigue lo siguientes

a. ¿En qué consiste un FF maestro esclavo? b. ¿En qué aplicaciones puede actuar de forma directa un FF tipo T? c. Utilidad de los contadores en un sistema digital.

Anexar las simulaciones de los FF D.