El tiempo de sincronizacin basada en estampas o marcas de tiempo es de vital importancia porque provee precision para cualquier Sistema de monitoreo, control aplicaciones cibernticas, diagnstico y garantizar un correcto funcionamiento proporcionando una referencia de alta precisin de tiempo y una adecuada secuencia de eventos. El avance tecnolgico de manera exponencial ha propiciado la aparicin de nuevas tcnicas que progresivamente han mejorado la precisin y estabilidad de las fuentes locales y la calidad de los sistemas de sincronizacin y tiempo.

Respecto con los sistemas de sincronizacin, se pueden destacar aplicaciones dentro de los sistemas de distribucin de energa elctrica donde el Ts es muy utilizado los cuales dependen de la sincronizacin de tiempo global exacta[]. El IRIG elimina la necesidad de seales de temporizacin especificas o de uso exclusivo dentro de las subestaciones.[]. Uno de los sistemas ms avanzados es la Unidad de Medida Fasorial (PMU)Phasor Measurement Unit o sincrofasor. Estos medidores permiten determinar la estabilidad de la red elctrica en una zona geogrfica muy amplia con una exactitud del orden de un microsegundo. Por tanto, la sincronizacin de estos sistemas es clave para la vigilancia, proteccin, control y estimacin de estado en sistemas de potencia.[]. Otra aplicacin con el objetivo de detectar con rapidez y de forma predictiva la aparicin de anomalas que pueda desencadenar problemas es el monitoreo y adquisicin de datos Por ejemplo en [1] proponen un sistema de adquisicin de datos basado en FPGA con una estampa de tiempo dado por un GPS, el cual permite guardar datos de mltiples canales con una resolucin de hasta 20-s. Un ejemplo para el monitoreo de habita, la marca de tiempo sincronizada permite el cierre de su radio y otros perifricos e inclusive poner al microprocesador en modo de ahorro de energa de manera simultnea, y si se requiere entrar a un modo de trabajo programada de igual manera. [ Delay Measurement Time Synchronization for Wireless Sensor Networks]. En [15 p39maroti] aplicaciones militares incluyen la vigilancia, el seguimiento de destino, sistemas countersniper [10 p39maroti] o la vigilancia del campo de batalla que se propaga la informacin a los soldados y los vehculos involucrados en el combate, todo esto de manera sincronizada.

Para los tiempos de sincronizacin y marcas de tiempo existen diferentes normas por ejemplo la IEEE 1588 la cual en [2] evalan las necesidades de distribucin de alimentacin en un banco de pruebas ofreciendo un lugar experimental para explorar IEEE 1588 Precision Time Protocol (PTP) y determinar cmo las nuevas caractersticas y requisitos para la sincronizacin de tiempo pueden afectar al rendimiento de las aplicaciones de distribucin de energa de prxima generacin.

En este artculo se presenta la estructura digita para la implementacin del protocolo de o el IRIG-B por ser uno de los ms utilizados como un interfaz estndar para transmitir un pulso por segundo (PPS) y la informacin de tiempo de manera conjunta y que tiene las ventajas de que aumenta la fiabilidad, la coherencia y la precisin del sistema.[ Application of IRIG-B Code in Phase Measurement Unit], aprovechando la paralelidad de la implementacin en FPGA, realizando la descripcin en cdigo VHDL para su fcil implementacin en cualquier dispositivo y respetando su bajo costo.

The rest of the paper is organized as follows: Section II introduces a brief description of IRIG b decoder. The digital structure is described in section III. The simulations and real results are discussed in Section IV; finally, Section V shows the conclusions

II Descripcion del IRIGB

Inter Range Instrumentation Group (IRIG) is the standards group of the Range Commanders Council, and amongst other things is responsible for the standard for IRIG Time Codes. The time code standard has been around for many years, and is still widely used for time communication between instrumentation systems worldwide. The most commonly used format is the IRIG B time code, due to it suitability in terms of precision and convenience (the 1kHz amplitude modulated version can be carried for several hundred meters over standard coaxial cable). While there are more recent protocols and implementations, IRIG will certainly maintain a place in instrumentation systems for many years to come.

The description of IRIG B Time Code is one of a number of different IRIG time code formats: Time code A has a time frame of 0.1 seconds with an index count of 1 millisecond and contains time-of-year and year information in a binary coded decimal (BCD) format, and seconds-of-day in straight binary seconds (SBS). Time code B has a time frame of 1 second with an index count of 10 milliseconds and contains time-of-year and year information in a BCD format, and seconds-of-day in SBS. Time code D has a time frame of 1 hour with an index count of 1 minute and contains time-of- year information in days and hours in a BCD format. Time code E has a time frame of 10 seconds with an index count of 100 milliseconds and contains time-of-year and year information in a BCD format. Time code G has a time frame of 0.01 seconds with an index count of 0.1 milliseconds and contains time-of year information in days, hours, minutes, seconds, fractions of seconds and year information in a BCD format. Time code H has a time frame of 1 minute with an index count of 1 second and contains time-of-year information in days, hours, and minutes in a binary coded decimal BCD format.

The characteristic that differentiates different IRIG time code formats is primarily resolution, which directly relates to data rate. On one end of the scale is IRIG D, with a "time frame" (how long it takes to transmit a complete set of information) of 1 hour, and at the other end is IRIG G, with a "time frame" of 0.01 seconds. IRIG B has a "time frame" of 1 second, and that time frame is divided into a data rate of 100 Hz to provide time of day and day of year information. The two most commonly found forms of IRIG B are DC levels (DCLS) and "AM".

IRIG-B code is a serial time code of one frame per sec. which velocity is 100Bits/m, and the code is pulse width. It has three kinds of code elements which are P, H, L and their pulse width are 8ms, 5ms, 2ms respectively. The first frame of IRIG-B code is composed by position flag (p code) and reference element code (p code). The flow code contains time information about data, hour, minute, second and control information. Time information uses BCD to express, Back of time information there have 27Bit control code and 17 bit second information, The 17 bit second information shows seconds started from 00:00:00today. The figure1 show the information codification.

Donde se puede distinguir al inicio de la trama debemos tener dos bits de marca (P), para poder saber que a trama de bits empieza. Despus los primeros 8 bits son para la decodificacin de los segundos donde dependiendo de la posicin que ocupe y si es un uno o un cero se puede expresar directamente en BCD o se puede multiplicar por sus pesos para realizar otro tipo de decodificacin. Enseguida existe otro bit de marca para dar inicio a los 8 bits que decodifican los minutos, donde en esta trama existen dos bits que no se les da uso para la decodificacin de los minutos. Paso siguiente se encuentra otro bit de marca para dar paso a la decodificacin de horas y as dependiendo del nmero de bits se decodifican los das, el ao y al final como ya se mencion existen bits de control y para milsimas de segundo.

III. System Structure

Hardwae Design

Para la obtencin de la fecha y hora proveniente de un satellite synchronized clock, de la marca Schweitzer Enginering Laboratories (SEL). Una seal que proviene directamente de este reloj sincronizador es la que se muestra en la figura 2, en esta figura podemos ver una seal tpica donde se distingue dependiendo el ancho de pulso el bit de marca (8 ms), los bits que representan unos (5 ms) y los bit que representan ceos (2ms).

Se propuso la estructura digital que se muestra en la figura 2,, en la cual la seal proviene del satellite synchronized clock en forma de un tren de pulsos de diferentes anchos, por lo tanto se propuso que esta seal despus de ser acondicionada para poder trabajar voltajes adecuados para el FPGA, entrara a la FSM donde en esta mquina de estados realiza el proceso de generar una seal de sincronizacin para que el contador detecte cuando la seal del reloj sincronizador este en alto y as poder saber cunto tiempo es el que dura en alto y decodificar dentro del comparador si se trata de un uno un Zero o un bit de marca.

entrara a un Contador, este Contador lo nico que hace es que al detectar la seal de entrada en alto empieza a contar , as pasa al siguiente componente que es un comparador, en donde el comparador dependiendo el tiempo que dure arriba la seal anterior decide si se trata de un uno un cero o una bandera de marca. La FSM1, le indica al Contador en que momento cuenta en que momento mantiene el dato y en que momento debe ser limpiado.

A la salida del comparador los que son unos y ceros se almacenan en un registro de desplazamiento a la derecho y solo guarda el dato dependiendo la habilitacin que proviene de la FSM1, y as hasta juntar los 100 bits provenientes del protocolo por Segundo, una vez que se tiene la sealizacin de que se a cumplido la transmisin de los cien bits, se carga el dato en un registro y de aqu se realiza la multiplicacin de los pesos y se despliega en la LCD, obteniendo aqu la fecha y la hora.

Donde se puede distinguir al inicio de la trama debemos tener dos bits de marca (P), para poder saber que a trama de bits empieza. Despus los primeros 8 bits son para la decodificacin de los segundos donde dependiendo de la posicin que ocupe y si es un uno o un cero se puede expresar directamente en BCD o se puede multiplicar por sus pesos para realizar otro tipo de decodificacin. Enseguida existe otro bit de marca para dar inicio a los 8 bits que decodifican los minutos, donde en esta trama existen dos bits que no se les da uso para la decodificacin de los minutos. Paso siguiente se encuentra otro bit de marca para dar paso a la decodificacin de horas y as dependiendo del nmero de bits se decodifican los das, el ao y al final como ya se mencion existen bits de control y para milsimas de segundo.

El Segundo registro de desplazamiento nicamente es para detectar los dos bit de marca juntos para poder cerciorarse de que los datos que vamos a estar guardando en los registros anteriores son los correctos y que no estamos tomando datos a la mitad de un proceso. El Contador cien solo nos da la seal de cuando se han transmitido cien datos ya sean ceros, unos o bits de marca.

IV. Simulations and real results

Para corroborar que la arquitectura propuesta esta correcta se pas a realizar una puesta de experimento, Fig.4. Sintetizando en quartus la descripcin en vhdl de la arquitectura digital del IRIG-B, una vez sintetizada se carg a la tarjeta DE2-115 de terasic, de igual manera se trabaj con el clock synchronized satellite of Schweitzer brand Engineering Laboratories (SEL)

Para comprobar que los resultados son correctos, se realiz la simulacin de cada uno de los componentes de manera individual mostrando un correcto funcionamiento, el siguiente paso fue realizar la sntesis del archivo de ms alta jerarqua el cual est representado por la siguiente figura 3, donde solo se tiene la entrada proveniente del GPS, la salida de los datos que posteriormente se desplegaran a la LCD y lo que es el PPS.

La figura 4 muestra el tren de pulsos que manda el satellite synchronized clock, directamente en el osciloscopio, y la figura 5 muestra la representacin de la fecha y la hora en una LCD de 16x2, en la parte de arriba de izquierda a derecha se muestra el ao, despus el mes, y en seguida el nmero del da; en la lnea de abajo se muestra la hora, minuto y segundo actual.

IV ConclusionesEl IRIG-B code es un protocolo con un formato estndar de fecha y hora con una alta exactitud, por lo que se puede utilizar en diferentes aplicaciciones, donde se requiera una marca de tiempo o comunicacin entre dispositivos, por ejemplo en elctrica, monitoreo, control, telemetra, aplicaciones militares, sistemas de adquisicin etc. La implementacin en hardware de este tipo de protocolos aprovechan la paralelidad del FPGA y asi poder obtener resultados ms precisos que los desarrollados bajo microcontroladores o algn otro tipo de tecnologa.La arquitectura propuesta se demostr que utiliza pocos recursos y por lo tanto se puede integrar en diferentes tecnologas de diferentes compaas para poder complementar diferentes aplicaciones. En un futuro se pretende utilizar esta arquitectura en investigaciones aplicadas a estimadores fasoriales y desarrollo de PMUs integrando la arquitectura en tarjeta DE0-nano de terasic para realizar una tarjeta de propsito especifico.