Logica Secu
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Lgica Secuencial
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Circuitos Secuenciales: concepto de
estado En los sistemas secuenciales la salida Z en un determinado instante de tiempo ti
depende de X en ese mismo instante de tiempo ti y en todos los instantes temporales anteriores. Para ello es necesario que el sistema disponga de elementos de memoria que le permitan recordar la situacin en que se encuentra (estado).
Como un sistema secuencial es finito, tiene una capacidad de memoria finita y un conjunto finito de estados posibles >> mquina finita de estados (FSM: finite statemachine).
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Concepto de realimentacin
Un sistema secuencial dispone de elementos de memoria cuyo contenido puede cambiar a lo largo del tiempo.
El estado de un sistema secuencial viene dado por el contenido de sus elementos de memoria.
Es frecuente que en los sistemas secuenciales exista una seal que inicia los elementos de memoria con un valor determinado: seal de inicio (reset). La seal de inicio determina el estado del sistema en el momento del
arranque (normalmente pone toda la memoria a cero).
La salida en un instante concreto viene dada por la entrada y por el estado anterior del sistema.
El estado actual del sistema, junto con la entrada, determinar el estado en el instante siguiente >> realimentacin.
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Concepto de sincronismo
Existen dos tipos de sistemas secuenciales: asncronos y sncronos.
Los asncronos son sistemas secuenciales que pueden cambiar de estado en cualquier instante de tiempo en funcin de cambios en las seales de entrada.
Son ms frecuentes en la vida real. Existen mtodos especficos para disear sistemas asncronos
Los sncronos son sistemas secuenciales que slo pueden cambiar de estado en determinados instantes de tiempo, es decir, estn sincronizados con una seal que marca dichos instantes y que se conoce como seal de reloj (Clk).
El sistema slo hace caso de las entradas en los instantes de sincronismo.
Son ms fciles de disear.
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Circuitos Secuenciales
Propiedades de la seal de reloj Normalmente se suelen utilizar dispositivos sncronos cuyos cambios de estado
se rigen por la seal de reloj
Tipos de sincronismo: Sincronismo por nivel (alto o bajo): el sistema hace caso de las entradas mientras
el reloj est en el nivel activo (alto o bajo). Sincronismo por flanco (de subida o de bajada): el sistema hace caso de las
entradas y evoluciona justo cuando se produce el flanco activo (de subida o de bajada).
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Tcnicas de representacin de
secuenciales
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Concepto de biestable
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Latches S-R (SET-RESET)
Biestable S-R con entradas activas a nivel ALTO con puertas NOR
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Latches S-R (SET-RESET)
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Latches S-R (SET-RESET)
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Biestable S-R con entradas activas a nivel BAJO con puertas NAND
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Latch S-R con entrada de habilitacin
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Latch D con entrada de habilitacin
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Latch D con entrada de habilitacin
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Flip-Flops
Los sistemas secuenciales asncronos presentan el inconveniente deque los retardos de las puertas lgicas pueden provocar estados transitorios difciles de prever, llamados glitches que son memorizados en los biestablesdel sistema.
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Circuito detector de la transicin de
pulso
Solucin posible
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Flip-Flop S-R disparado por flanco
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Flip-Flop D disparado por flanco de
subidaEl diagrama lgico es el de un flip-flop S-R con habilitacin, aadiendo un inversor.
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Flip-Flop J-K disparado por flanco
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Flip-Flop J-K con entradas asncronas
de inicializacin y borrado
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Flip-flop D construido usando
2 D-latch Master/Slave
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Resumen de biestables
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Aplicaciones de los Flip-Flops:
Almacenamiento
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Aplicaciones de los Flip-Flops:
Divisor de frecuencia
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Aplicaciones de los Flip-Flops:
Contador
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Mquinas Finitas de Estados
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Mealy
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Moore
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Ecuaciones caractersticas
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Anlisis de mquinas finitas de
estadios
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Anlisis de FSM: Mealy
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Anlisis de FSM: Mealy
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Anlisis de FSM: Mealy
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Anlisis de FSM: Mealy
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Sntesis de mquinas finitas de estados
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Sntesis de mquinas finitas de estados
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Sntesis de mquinas finitas de estados
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Sntesis de mquinas finitas de estados
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Sntesis de mquinas finitas de estados
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Sntesis de mquinas finitas de estados
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Sntesis de mquinas finitas de estados
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Sntesis de mquinas finitas de estados
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Sntesis de mquinas finitas de estados
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Sntesis de mquinas finitas de estados