Natalia Fernández GarciaJordi Albó i Canals

IMPLEMENTACIÓN DE DTCNNs 1Q-1BIT-B/WSOBRE FPGA

PARTE 1 – VHDL : IMPLEMENTACIÓN INICIAL

DISEÑO DE UNA CELDA

OBJETIVOS

1

-Procesamiento de imágenes binarias

-Patrones con un bit de programabilidad y bias de 2 bits de programabilidad

- Utilización de 4 coeficientes ponderadores

-Implentación directa del comportamiento a nivel de patrón

CARACTERÍSTICAS DESEADAS DE LA CELDA

OBJETIVOS

2

-Simplicidad HW: menor espacio requerido

-Velocidad: menor tiempo de procesamiento

- Modularidad: extensible a sistemas mayores

-Generalidad

EJEMPLO APLICADO

3

1 0 10 1 01 0 1

T=

10 01

10 01

00 10

01 00

00 10

STP D STP D STP

BIAS = 2 (-1,5)

3

EJEMPLO APLICADO

4

10 01

10 01

00 10

01 00

00 10

BIAS = 2 (-1,5)

X>3

SOLUCIÓN NATALIA

SOLUCIÓN NATALIA

5

SOLUCIÓN NATALIA

6

DIAGRAMA DE TIEMPOS

Ejecución completa de un patrón denso (5 sub-operaciones) 10 ciclos x 100ns

SOLUCIÓN NATALIA

7

COMPONENTES:

D-Flip Flop para memoria localPonderación ANDsSuma Sumadores (3bits)Acumulación Acumulador (5bits)Función Salida Comparador (>3) 2 OR

SOLUCIÓN JORDI

2

DIAGRAMA DE TEMPS

-recorrido más largo 600ns con un clk de 100ns.-recorrido más corto 400ns con un clk de 100ns.

SOLUCIÓN JORDI

8

SOLUCIÓN JORDI

9

COMPONENTES:

D-Flip Flop para memoria localPonderación ANDsSuma Decodificador de 4 a 3Acumulación Acumulador (5bits)Función Salida Comparador (>3) 2 OR

DECODIFICADOR vs SUMADORES

MUCHOS ESTADOS CON POCAS FUNCIONES vs

POCOS ESTADOS PERO CON MUCHAS FUNCIONES

MAYORES DIFERENCIAS

2

LINEAS DE FUTURO

-Implementar una imagen de más bits.

-Comparar con la Discret time CNN.

SOLUCIÓN JORDI

10