PARCIAL NO.2 DIGITALES II

23/05/2015

SECCION I

1). Un semisumador

A). Diferencia de un sumador completo, es capaz de sumar el acarreo procedente de la etapa

anterior.

B). No dispone de salida de acarreo.

C). No puede tener en cuenta el acarreo de la etapa anterior.

D). Propaga el acarreo procedente de la etapa anterior.

2). Un codificador prioritario de 8 entradas tiene las correspondientes al 0, 2, 5 y 6 activadas. La

salida que obtendremos ser:

A). 000

B). 110

C). 111

D). Ninguna, no est definida la activacin de ms de una entrada simultneamente.

3). Si implementamos una funcin con decodificador, habitualmente necesitaramos aadir.

A). una compuerta Or.

B). Una compuerta And.

C). Una puerta Not.

D). Una entrada de habilitacin.

4). Disponemos de un circuito codificador que est dotado de 10 salidas. Cuntas entradas tiene?

A). Depender del tipo de codificador.

B). 3.

C). 4.

D). 2^10.

Puede ser una compuerta Or si el decodificador

tiene las salidas sin negar o una And si estn

negadas, Pero es preferible la Or ya que no se

niegan las salidas del decodificador.

5). Una implementacin sencilla de dos variables de un codificador no prioritario puede estar

formado por

A). Puertas Or.

B). Puertas And.

C). Puertas Xor.

D). No es posible hacerlo con un solo tipo de puertas.

6) Con que smbolo identificamos los Binestables activos por flanco?

A). Con un circuito en la entrada del Reloj.

B). No existe ningn smbolo diferenciador entre Biestables sncronos.

C). Con la letra F colocada la entrada de reloj.

D). Con un pequeo triangulo colocado en la entrada de reloj.

7) Cul de los siguientes biestables puede ser asncronos?

A). D.

B). JK.

C). RS.

D). Todos los biestables pueden ser asncronos.

8). Las entradas asncronas de los biestables

A). Cambian el estado de la salida del biestable cuando se la condicin de disparo del reloj.

B). Fuerzan la salida de stos independientemente de las seales de entrada y reloj.

C). Se utilizan para controlar la seal de reloj del biestables.

D). Fuerzan la salida de estos dependiendo de las seales de entrada del reloj.

9) Cul es la principal caracterstica de los biestables?

A). La realimentacin.

B). La cantidad de informacin que pueden almacenar

C). La cantidad de tipos existente.

D). El nmero de estados que son capaces de almacenar.

10). El estado inicial del circuito secuencial sincrnico de la figura se da al presionar el pulsador

inicio, El estado inicial DCBA y el estado siguiente D(t+1) C(t+1) B(t+1) A(t+1) sern,

respectivamente.

A). 0100, 1011

B). 1011, 1000

C). 1011, 0101

D). 1011, 0100

11). El estado presente del circuito secuencial sincrnico de la figura es DCBA = 1101, el estado

siguiente D(t+1) C(t+1) B(t+1) A(t+1) ser:

A). 0110

B). 0010

C). 1010

D). 1110

12). La forma de onda de la salida Q del El diagrama de Tiempo para el Flip -Flop de la figura

es(escoja entre A, B, C y D)

SECCION II

1). Implementar con multiplexores y compuertas, y decodificadores y compuertas, la funcin:

Respuesta:

- Circuito con Multiflexor y Compuertas:

Realizamos la tabla de verdad: Lo realizamos un Multiflexor de 8 a 1 y tambin hallamos el circito

de las 8 entradas.

Despus realizamos en circuito equivalente:

- Circuito con Decodificador y Compuertas

Lo realiazaremos con un decodificador con salidas Negadas, de 4 a 16 y adems con una

compuerta Nand:

Realizamos la tabla de Verdad:

Hallamos el circuito equivalente

2). Disear un divisor de frecuencia que divida un reloj en 30. Se debe realizarse en esquemtico,

con flip-flops o contadores y compuertas.

Lo primero es realizar la tabla de verdad para saber cul es la salida en la posicin 30:

Luego decidimos que flip-flop utilizar en este caso utilizaremos el JK:

3). Completar el cronograma adjunto para el circuito de la figura. Cul es el fin de este circuito

lgico?

Q1 solo enviara un 1 en el ciclo despus de que haya un flanco de subida =1, y la variable Ent sea

1.

Q2 es la misma salida de Q1 sino que Q1 est un ciclo adelantado que Q2.

Sal enviara un uno en el ciclo continuo de cuando la salida negada de Q1 y Q2 produzcan una

multiplicacin igual a 1.

4). Explique cul es la funcin del latch RS en el funcionamiento del 555

Lo primero es analizar que funcin cumple cada parte

Lo primero es mirar que voltaje llega a los comparadores:

Miramos que sus entradas respectivas son dadas por vcc y 3 resistencias de 5 k, como son iguales

podemos realizar un divisor de voltaje.

Entonces en el nodo negativo del primer comparador llegara 1/3 de vcc al igual que en el nodo

positivo del comparador dos.

Ya sabiendo esto decimos que la salida de un comparador cuando el positivo es mayor que en

negativo su salida ser un 1 lgico o de lo contrario un 0 lgico y lo mismo para el otro

comparador.

Despus de ello lo nico que queda es mirar la tabla de un flip-flop RS ya que el Buffer lo nico que

har es dejar el 1 o el 0 lgico y nada de corriente.

Tabla de las posibles salidas de un flip flop RS:

SECCION III

Disee en VHDL y mediante mquinas de estado, el controlador de un ascensor nico en una

vivienda de 4 pisos. Las entradas al circuito sern, por un lado, el piso al que el usuario desea ir

mediante 4 botones, y el piso en el que se encuentra el ascensor en un momento dado. Por otro

lado, habr una clula que detecte la presencia de algn obstculo en la puerta, si hay un

obstculo la puerta no debe cerrarse. La salida ser por un lado el motor (mediante dos bits), y la

puerta (un bit). El funcionamiento es bien simple: el ascensor debe ir al piso indicado por los

botones, cuando llegue abrir las puertas que permanecern as hasta que se reciba otra llamada.

El ascensor no tiene memoria por lo que si se pulsan los botones mientras el ascensor se mueve,

no har caso.

Primero realizaremos la Maquina de estado:

Luego lo Pasamos a Xilins:

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

entity acensorfinal is

Port ( clk,celula,rst : in STD_LOGIC;

piso : in STD_LOGIC_VECTOR (2 downto 0);

boton : in STD_LOGIC_VECTOR (2 downto 0);

puerta : out STD_LOGIC;

motor : out STD_LOGIC_VECTOR (1 downto 0));

end acensorfinal;

architecture Behavioral of acensorfinal is

type estados is (inicial, cerrar, motor);

signal estado_pr, sig_estado : estados;

begin

process (clk, rst) begin

if (rst='1') then

estado_pr

end Behavioral;