8/4/2019 PROYECTO de DISEO DIGITAL UTRILLA

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FIEE 2010-I LABORATORIO DE DISEO DIGITAL

DISEO DE UN MARCADOR DE BALONCESTO EN VHDL

1. OBJETIVOS

Implementar un marcador electrnico mediante VHDL

Simular y verificar su comportamiento mediante el programa de altera max plus. Optimizar el diseo teniendo en cuenta las especificaciones previstasEspecificaciones Controlar dos marcadores de puntos para los equipos A y B. Implementar 3 seales de control las cuales sumen a los marcadores 1 2 o 3 puntosrespectivamente. Implementar una seal de seleccin para elegir uno de los dos marcadores. Tres entradas para sumar 1, 2 3 puntos Una entrada para indicar a qu equipo se le suma los puntos. En caso de error se har una entrada que permite sumar segundos. Lo mismo en CASO de error en el marcador de puntos

2. MARCO TERICO

En el baloncesto el tiempo de un partido se divide en cuartos de 10minutos. El tiempose puede congelar en cualquier momento ya sea por una falta o por tiempo tcnico.Se anotan 1,2 3 sea el caso y gana el que ms puntos anoten al final del tiempo. Hayun reloj de 24 segundos que indica el tiempo mximo que un equipo tiene para realizarun ataque. El reloj retorna cuando en baln toca el aro.Teniendo en cuenta estos parmetros se desarrolla las siguientes entradas en el diseoya que lassalidas son los visualizadores de los tiempos, los marcadores , cuarto, y bocina detiempo.3 botones que suma 1,2 o3 puntos.1 botn selector de equipo1 botn para sumar o restar puntos en caso de error

Los visualizadores se definirn segn sean las condiciones del director del curso.

3. DESCRIPCIN DE L PROYECTO

Para el desarrollo del diseo se empleo la tcnica de port map, tcnica en vhdl queinterconecta bloques ya diseados en este mismo lenguaje.Los componentes diseados son: Circuito de control Marcadores A y B.La interconexin se puede apreciar en el diagrama de bloqueBloque de datos de controlTiempo transcurrido por cuartoTiempo transcurrido por ataqueMarcadores electrnicos de puntosPrograma fuente de los componentes

OSORIO QUINTANA SERGIO PROYECTO Pgina 1 de 4

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4.- DIAGRAMA DE BLOQUES

5.-PROGRAMACION EN VHDL

library ieee; DECLARACION DE LIBRERIASuse ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity control is

port( DECLARACION DE PUERTOSmarcador,sumar,A,uno,dos,tre :in std_logic;data :out std_logic_vector(1 to 0);ma,mb,se,asc :out std_logic);end control;ARCHITECTURE NINO OF control ISBEGINPROCESS(marcador,sumar,A,uno,dos,tres)

beginif marcador='0' then SE ESCOJE MARCADORif A='0' thenif sumar='0' then SE SUMARAN CON EL DATOif uno ='1' then 1PUNTOdata

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else SE RESTA CON DATOif uno ='1' then 1 PUNTOdata

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elsif tres='1' thendata