Proyecto Final de Diseo DigitalEdson Tacanga LauroUNIVERSIDAD NACIONAL MAYOR DE SAN MARCOSFACULTAD DE INGENIERA ELCTRICA Y ELECTRNICAESCUELA PROFESIONAL DE INGENIERA ELECTRNICATTULO:DISEO DE LA SEMAFORIZACIN DIGITAL MEDIANTE LENGUAJE VHDL

AUTOR:EDSON TACANGA LAURO

CDIGO:07190001

CURSO:DISEO DIGITAL

PROFESOR:ING. DARO UTRILLA

AO:2014

1. PLANTEAMIENTO, DELIMITACIN Y FORMULACIN DEL PROBLEMAEl trfico en la mayora de los distritos de nuestra ciudad capital es muy pesado, produce estrs tanto para los conductores como para los peatones. Adems conforme pasan los aos el parque automotor aumenta y la poblacin tambin; esto crea la necesidad de implementar sistemas eficaces para un mejor ordenamiento urbano y una de las medidas prcticas es llevar a cabo proyectos innovadores como la semaforizacin digital de todo un distrito, ciudad o pas.En este proyecto mostramos el funcionamiento de la semaforizacin en un cruce de vas, pero simulada de tal manera que arroja resultados que se acercan a la realidad del funcionamiento del circuito digital implementado.Este proyecto ser diseado el lenguaje de programacin de descripcin de hardware llamado VHDL. Este programa nos permite ver los errores, por ejemplo, como de respuesta en cualquier sistema digital, haciendo de la simulacin lo ms cercana posible a la realidad.2. OBJETIVOS

a) OBJETIVO GENERALCon este proyecto pretendo Simular la semaforizacin digital para un cruce de dos vas usando el lenguaje VHDL e implementando en un FPGA.b) OBJETIVOS ESPECFICOS

Establecer las reglas del flujo real del trfico en un cruce de vas. Disear en VHDL el funcionamiento de dos semforos sincronizados con las reglas planteadas. Recopilar y analizar los resultados obtenidos para con nuestra simulacin. Implementar este circuito digital en un FPGA.

3. HIPTESISCon el diseo del circuito y la posterior simulacin de la semaforizacin digital para el cruce de dos vas se mostrar el funcionamiento en tiempo real del mismo.

a) HIPTESIS ESPECFICAS El establecimiento de reglas influye directamente en el funcionamiento de la semaforizacin, por ello, este proceso debe ser ejecutado con sumo cuidado y de manera correcta. El lenguaje VHDL nos permitir observar el estado en tiempo real de la semaforizacin. El anlisis de los datos nos permitir observar la versatilidad de nuestra simulacin.

4. CDIGO DE VHDL

--DECLARACIN DE LA LIBRERA Y DE SUS PAQUETESlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;

--DECLARACIN DE LA ENTIDAD QUE VAMOS A UTILIZAR Y DE SUS PUERTOS DE ENTRADA Y SALIDAentity Semaforo isPORT (clk,pare: in std_logic; luces: out std_logic_vector(2 downto 0); display: out std_logic_vector(4 downto 0));end Semaforo;

--DECLARACIN DE LA ARCHITECTURA DE LA ENTIDADarchitecture Senalizacion of Semaforo is--DECLARACIN DE SEALES INTERNAS PARA EL CLOCK Y PARA EL CONTADORsignal nuevo_clk: std_logic:='0';signal cuenta: std_logic_vector(4 downto 0):=(others=>'0');--DECLARACIN DE LOS ESTADOS DEL SEMFOROtype estados is (Q0,Q1,Q2);signal ep,es:estados;signal cuenta_display: std_logic_vector(4 downto 0):=(others=>'0');begin--PROCESO DEL CLOCK PARA EL DIVISOR DE FRECUENCIAprocess(clk)variable contador: integer:=1;beginif(clk 'event and clk='1') thenif(contador = 25000000) thennuevo_clkif(pare='1') thenes