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UNIVERSIDAD INDUSTRIAL DE SANTANDER Escuela de Ingenierías Eléctrica, Electrónica y Telecomunicaciones Sistemas Digitales I Taller No 1:Sistemas Numéricos, Algebra de Boole y Funciones Lógicas Profesor: Carlos A. Fajardo Bucaramanga, Colombia (Actualizado Mayo de 2016)
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UNIVERSIDAD INDUSTRIAL DE SANTANDER Escuela de Ingenierías Eléctrica, Electrónica y Telecomunicaciones
Sistemas Digitales I Taller No 1:Sistemas Numéricos, Algebra de Boole y Funciones Lógicas
Profesor: Carlos A. Fajardo
Bucaramanga, Colombia (Actualizado Mayo de 2016)
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Sección 1: Representación digitales de los datos.
1. Realice las siguientes conversiones:
a. 100,1562510 a Binario punto fijo con el mínimo de bits posible. b. -1210 a Complemento a 2 con 5 bits c. 9172 a BCD
2. Realice las siguientes operaciones en la base indicada, mostrando claramente los acarreos:
a. 4356 +255 6 b. 2234 + 3324 c. 1328 +276 8 d. 2637 + 5627 e. A26B12 + 5AAB12
3. Encuentre, si es posible, el valor de la base x en la que se encuentra escrito el siguiente número (x es
número entero positivo):
a. 321x = 2125 b. 198x = 4447
4. Realice las operaciones indicadas en complemento a 2 con 6 bits. (Sugerencia: primero escriba los
números en complemento a 2 y luego realice las operaciones).
a. -1010 + 3010 b. -1A16+ 1216
5. Realice las operaciones indicadas en complemento a 2 con 6 bits (Los 6 bits . a. -2.2510 + 2.510 b. -3.14 + 2.24
6. Determine el rango de valores numéricos que pueden escribirse con 8 bits si el número está escrito en:
a. Complemento a 2 b. BCD
7. Determine el rango de valores numéricos que pueden escribirse con 16 bits si el número está escrito en:
a. Complemento a 2 b. BCD
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Sección 2: Algebra de Boole y Funciones Lógicas
8. Diseñe un circuito SOP, empleando el menor número de compuertas AND, OR y NOT. La entrada al circuito es un número de 4 bits en BCD. La salida del circuito debe indicar si el número es divisible entre 3.
9. Diseñe un circuito SOP, empleando el menor número de compuertas AND, OR y NOT, cuya entrada sea un
número de 3 bits en complemento a 2 y su salida sea su correspondiente representación en magnitud y signo.
10. Usando mapas de Karnaugh encuentre la mínima expresión POS (Producto de Sumas) de la función F.
)15,13,7,5,1,0(),,,( mDCBAF
11. Usando mapas de Karnaugh encuentre la mínima expresión SOP (suma de productos) de la función F.
Donde d, son condiciones no importa (don’t care).
)12,11,10,9,8,3()2,1,0(),,,( dmDCBAF
12. Implemente la siguiente función boolena con el mínimo posible de compuertas AND, OR y NOT.
𝐹(𝐴,𝐵,𝐶) = 𝑨��𝑪 + 𝑨���� + 𝑨𝑩𝑪 + ����𝑪
13. Implemente la siguiente función boolena con el mínimo posible de compuertas AND, OR y NOT.
𝐹(𝐴,𝐵,𝐶) = 𝑨 𝑥𝑜𝑟 𝑪 + 𝑨𝑩 + 𝑨��𝑪
14. Usando mapas de Karnaugh encuentre la mínima expresión POS (Producto de Sumas) de la función F. Donde d, son condiciones no importa (don’t care).
)12,8,4,0()15,13,7,5(),,,( dmDCBAF
15. Usando mapas de Karnaugh encuentre la mínima expresión POS (Producto de Sumas) de la función F.
)31,29,23,21,15,13,7,5,2,0(),,,,( mEDCBAF
16. Usando mapas de Karnaugh encuentre la mínima expresión POS (Producto de Sumas) de la función F.
Donde d, son condiciones no importa (don’t care).
𝐹(𝐴,𝐵,𝐶,𝐷,𝐸) = ∑ (0,2,8,11,13,14,15,27)𝑚
+ ∑ (10,16,18,24,26,30)𝑑
17. Diseñe un circuito POS, empleando el menor número de compuertas AND, OR y NOT, cuya entrada es un
número par de 5 bits (es decir, a la entrada sólo se van a presentar números pares). La salida de dicho circuito deber ser 1 si el número es mayor o igual 12 y menor a 28. (La función Booleana es suficiente como respuesta)
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18. Implemente la siguiente función boolena con el mínimo posible de compuertas AND, OR y NOT. Debe contemplar tanto la versión POS como SOP.
𝐹(𝐴,𝐵,𝐶,𝐷) = 𝑨 𝑥𝑜𝑟 𝑪 + 𝑨𝑩𝑪𝑫 + 𝑨��𝑪�� + 𝑨 𝑥𝑜𝑟 𝑫
19. Diseñe un decodificador de 2 a 4 de lógica negada con enable activo en bajo. El diseño debe utilizar el mínimo posible de compuertas lógicas AND, OR y NOT.
20. Diseñe un comparador de dos números de tres bits cada uno, el cual debe indicar si los dos números son
iguales. (La salida debe ser 1 si A y B son iguales y 0 si son diferentes). Ver figura 1.
Figura 1: Comparador de igualdad
21. Diseñe un comparador de dos números de tres bits cada uno, el cual debe indicar si un número es mayor (La salida F debe ser 1 si A es mayor que B o 0 si es menor o igual, ver figura 2).
Figura 2: Comparador Mayor que.
22. Diseñe un multiplexor de 2 a 1, usando únicamente compuertas NOR. Su diseño debe contener el mínimo
posible de compuertas NOR.
23. El display de 7 segmentos de la figura 3, requiere un nivel BAJO para encender cada segmento (ánodo
común). Diseñar un circuito POS con el mínimo de compuertas posibles cuya entrada sea un número en BCD y la salida sea la lógica del segmento B.
Figura 3: Display de 7 segmentos
24. El display de 7 segmentos de la figura 3, requiere un nivel BAJO para activar cada segmento (ánodo común).
Diseñar un circuito SOP con el mínimo de compuertas posibles cuya entrada sea un número en BCD y la salida sea la lógica del segmento G.
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25. El display de 7 segmentos de la figura 3, requiere un nivel ALTO para activar cada segmento (cátodo común). Diseñar un circuito SOP con el mínimo de compuertas posibles cuya entrada sea un número en BCD y la salida sea la lógica del segmento D.
Sección 2: Implementación de funciones combinacionales en VHDL
Ejercicios 28 – 32: Suponga que usted es un sintetizador de VHDL y debe sintetizar los siguientes circuitos. Ustede debe:
Verificar la sintaxis, si la descripción VHDL tiene errores indique cuáles son. Si la descripción NO tiene errores de sintaxis muestre el RTL. El diagrama RTL debe estar en función de
bloques combinacionales como sumadores, restadores, comparadores, multiplexores, compuertas lógicas, etc.
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28.
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29.
30.
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31.
Respuestas a los ejercicios seleccionados
1. a. 1100100,00101 b. 10100 c. 1001 0001 0111 0010
2)
a. 11346
b. 12214
c. 4308
d. 11557
e. 1415𝐴12 3.
a. Base 4 b. Base 11
9.
A2 A1 A0 F3 F2 F1 F0 0 0 0 0 0 0 0
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𝐹3 = 𝐴2
𝐹2 = 𝐴2𝐴1 𝐴0
𝐹1 = 𝐴2𝐴1
𝐴0 + 𝐴2 𝐴1 + 𝐴1𝐴0
𝐹0 = 𝐴0
10.
𝐹(𝐴,𝐵,𝐶,𝐷) = ∑ (0,1,5,7,13,15)𝑚
𝐹 = (�� + 𝐵)(�� + 𝐷)(𝐵 + 𝐶)
11.
𝐹(𝐴,𝐵,𝐶,𝐷) = ∑ (0,1,2)𝑚
+ ∑ (3,8,9,10,11,12)𝑑
𝐹 = ��
0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 1 1 0 0 1 1 1 0 0 1 1 0 0 1 0 1 1 0 1 1 1 1 0 1 0 1 0 1 1 1 1 0 0 1
AB
CD
00 01 11 10
00 1 1 0 0
01 0 1 1 0
11 0 1 1 0
10 0 0 0 0
AB
CD
00 01 11 10
00 1 1 X 1
01 0 0 0 0
11 X 0 0 0
10 X X X X
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12.
𝐹(𝐴,𝐵,𝐶) = ∑ (1,4,5,7)𝑚
𝐹 = (𝐴 ∗ 𝐶) + (�� ∗ 𝐶) + (𝐴 ∗ ��)
13.
𝐹(𝐴,𝐵,𝐶) = 𝑨 𝑥𝑜𝑟 𝑪 + 𝑨𝑩 + 𝑨��𝑪
Para solucionar este punto debo hallar la tabla de verdad.
𝐹(𝐴,𝐵,𝐶) = ∑ (1,3,4,5,6,7)𝑚
𝐹 = (𝐴) + (𝐶)
14.
𝐹(𝐴,𝐵,𝐶,𝐷) = ∑ (5,7,13,15)𝑚
+ ∑ (0,4,8,12)𝑑
𝐹 = 𝐵𝐷
15.
𝐹(𝐴,𝐵,𝐶,𝐷,𝐸) = ∑ (0,2,5,7,13,15,21,23,29,31)𝑚
A BC
00 01 11 10
0 0 1 0 0
1 1 1 1 0
A BC
00 01 11 10
0 0 1 1 0
1 1 1 1 1
AB
CD
00 01 11 10
00 X 0 0 0
01 X 1 1 0
11 X 1 1 0
10 X 0 0 0
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𝐹 = (�� + 𝐶)(𝐶 + ��)(𝐶 + 𝐸)(�� + 𝐸)
𝐹 = (�� + 𝐶)(𝐶⨁𝐸 )(�� + 𝐸)
16.
𝐹(𝐴,𝐵,𝐶,𝐷,𝐸) = ∑ (0,2,8,11,13,14,15,27)𝑚
+ ∑ (10,16,18,24,26,30)𝑑
𝐹 = (𝐵 + 𝐶)(𝐵 + ��)(�� + 𝐷 + 𝐸)(𝐶 + 𝐷 + ��)(�� + 𝐶)
A=0
BC
DE
00 01 11 10
00 1 0 0 1
01 0 1 1 0
11 0 1 1 0
10 0 0 0 0
A=1
BC
DE
00 01 11 10
00 0 0 0 0
01 0 1 1 0
11 0 1 1 0
10 0 0 0 0
A=0
BC
DE
00 01 11 10
00 1 0 0 1
01 0 0 0 0
11 0 1 1 1
10 1 0 1 X
A=1
BC
DE
00 01 11 10
00 X 0 0 X
01 0 0 0 0
11 0 0 0 X
10 X 0 1 X
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Opción 1
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Opción 2
