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Evaluación Final18 de Diciembre de 2013

Nombre y apellido: __________________________________________ Padrón: _________________e-mail:______________________________________ Cuatrimestre de cursada: _________________

• Todos los ejercicios del parcial deben estar correctamente planteados. • Se considerará: La claridad y síntesis conceptual de las respuestas y justificaciones, los

detalles de los gráficos/circuitos, la exactitud de los resultados numéricos.• Cada ejercicio debe estar resuelto en hojas independientes.

Problema 1 Problema 2 Problema 3 Problema 4 Calificación Final

1) Responda las siguientes preguntas:a) Un fotodetector PIN es un diodo con una zona intrínseca entre el ánodo y el cátodo,

polarizado en inversa. ¿Por qué en este diodo la zona de carga espacial (SCR) es prácticamente constante e independiente de la tensión aplicada?

b) En un transistor MOS polarizado en Saturación donde el Source y el Drain son geométricamente iguales, ¿qué capacidad es mayor, la capacidad Source-Bulk o la capacidad Drain-Bulk?

c) Para un capacitor MOS con sustrato P con concentración de dopantes 1016 cm-3 y polisilicio n+, polarizado con VGB = VT = 1.00 V, calcule la caída de tensión en el sustrato y en el óxido.

d) Se tiene un transistor JFET con VP = -3 V y IDSS = 90 mA, graficar ID vs. VDS para VG = -4 V, -2 V, 0 V, 2 V. Si considera que alguna opción no puede ser graficada, explique físicamente por qué.

2) Para un circuito amplificador en configuración source común como el de la Figura 1, implementado con un transistor NMOS con parámetros k = µ COX W/L = 20 mA/V2, VT = 1 V, λ = 0, RL = 10 MΩ y VDD = 1.5 V, responda:

a) Definir los valores de RG1, RG2 y RD tal que la corriente de polarización sea de 10 mA, VOUT = 0 V y RIN del amplificador sea mayor a 5 kΩ.

b) Obtener los valores de RIN, ROUT, gm, Avo y Avs a partir del circuito de pequeña señal.c) ¿Cuál es el máximo valor de vout admisible para que el transistor se encuentre en saturación

para toda la excursión de la señal?d) ¿Qué sucede con el canal del transistor MOS si RD pasa a ser 10 veces mayor?

3) Para un proceso de fabricación CMOS de sustrato tipo P, responda:a) Para el circuito de la figura 2, ¿cuántos transistores identifica? Identifique el largo y el ancho

de cada transistor. ¿Cómo diferencia los transistores canal N de los canal P?b) ¿Qué función lógica implementa el circuito de la figura?c) Responda si las siguientes afirmaciones son verdaderas o falsas, justificando todas las

respuestas:i. Se puede implementar una función lógica CMOS solamente con transistores canal N.ii. Si se aumenta la frecuencia de clock en un circuito CMOS, el consumo de potencia

dinámica es mayor.iii. El inversor CMOS de dimensiones mínimas (Ln = Lp = Lmin; Wn = Wp = Wmin) tiene los

tiempos de crecimiento y decrecimiento iguales (asuma VTn = |VTp|).iv. Los transistores PMOS imponen un cero fuerte.

4) En la figura 4 se muestras 6 circuitos con diodos, SCR's y TRIAC's donde Vs simboliza la tensión de línea (220 Veff, 50 Hz) y Vg es la señal de disparo para los dispositivos, un tren de pulsos con período 10 ms, fase inicial 5 ms y ancho de pulso mínimo para encender los dispositivos.

a) ¿Pára que suelen ser utilizados los circuitos que pueden ser disparados, tal como los SCR o TRIACs? ¿Qué los diferencia?

b) Expique cualitativamente si existen difrencias en el comportamiento de los circuitos de la figura 4.

c) Indique cual de las figuras en 5 corresponde a cada circuito.

1

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Fig. 1

Fig. 2

Fig. 3

2

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(a) (b) (c)

(d) (e) (f)

(g) (h) (i)

(j)

Fig. 4

3