Circuitos Electrónicos
Esquemas del 1er Parcial
Septiembre 2010
José Manuel Quero Reboul 2º Curso Ingeniero de Telecomunicación
E.S. Ingenieros de Sevilla
2
TEMA 1. INTRODUCCIÓN A LA ELECTRÓNICA DIGITAL. CIRCUITOS ELECTRÓNICOS
V1V2
V3V4
V5
t
Vh
Vl
Rb
Rc
Vi
Vo
Vcc
Vcc
Vo
0,2
0,65 0,85 Vi
Circuito combinacional
Estado
t
VoVcc
Vcc/2 Vi
Ei SiEi Si
MR0
MR1VoH(min)
VoL(max)
ViH(min)
VoL(max)
Fig 1.Lógica bievaluada y multievaluada
Fig 2. Circuito en conmutación Fig 3. Función de transferencia
Fig 4. Esquema de circuito combinacional
Fig 5. Esquema de circuito secuencial
Fig 6. Márgenes de ruidoFig 7. Función de transferencia ideal
Circuito combinacional
Vcc
3
TEMA 1. INTRODUCCIÓN A LA ELECTRÓNICA DIGITAL. CIRCUITOS ELECTRÓNICOS
90%
10%
Tf
90%
10%
Tr
50%
50%
50%
50%
Vi
VotpHL tpLH
PERIODO
Tsetup Tholdt
CLK
Pulso real Fig 8. Formas de onda.
Fig 9.Tiempos de subida y bajada.
Fig 10. Retrasos
Dato Fig 11. Tiempo establecimiento y mantenimiento
4
TEMA 2. SINTESIS DE CIRC. DIG. COMBINACIONALES. CIRCUITOS ELECTRÓNICOS
00 01
10
11
00
11
10
10
1
1
1 1
a b c d
f
a bc d
a a a a
ab
ab
ab
ab
ab
ab
a + b
ab
a + b+
a +b
ab
a b+
Buffer
Or
Not
Nor
And
Xor
Nand
Xnor
Fig 1. Funciones lógicas
Fig 2. Mapa karnaugh Ejemplo 1
Fig 3. Realización Ejemplo 1
5
TEMA 2. SINTESIS DE CIRC. DIG. COMBINACIONALES. CIRCUITOS ELECTRÓNICOS
00 01
01
11
00
11
10
10a bc d
0
0
0 0
b c da
g
a1 b1
b3
a2
a3
b2
z
p
q
Xp
s
dt2dt
Fig 4. Mapa Karnaugh Ejemplo 2
Fig 6. Convertidor binario-gray
Fig 5. Realización Ejemplo 2
Fig 7. Transitorios en Circuitos Combinacionales
a0
a2
b0b1b2
a1
X=1
Y=1
z s
Xp
q
p
3dt
t
6
TEMA 3. CIRCUITOS COMBINACIONALES BÁSICOS. CIRCUITOS ELECTRÓNICOS
. . .S0 S1 . . . Sk
I1I2
In-1
. . . z
ST 2kn=
4:1
i0
i1
i2
i3
z
S0 S1
I0
I1
I2
I3
zz
S0S1
ST(E)
i0
i1
i2
i3S0 S1
“0”
“1”
“0”
a b
f
f = ab + ab
i0i1
i7
i8i1
i15
i23
i31
i16
i24
i1
i25
8:1
8:1
8:1
8:1
8:1
ST
ST
ST
ST
STS3 S4
z
i0
i1
i2
i3S0 S1
“0”
c
d
a b
f
f = abd + abc
“0”
Contador MUX
i0 i1 i2 i3 i14 i15
S
. . . . .
S0 S1 S2
Fig 1. MultiplexorFig2. Multiplexor 4:1
Fig 3. Realización multiplexor
Fig 5. Aplicaciones de multiplexoresFig 4. Extensión de multiplexores
I0
7
TEMA 3. CIRCUITOS COMBINACIONALES BÁSICOS. CIRCUITOS ELECTRÓNICOS
Decodificador
n2n
. . . .
. . . .
Decodificador
a
b
S0 ab
S1 ab
S02 ab
S3 ab
ST
ST
ST
ST
i0 i1 i2
i3
i4ST
ST
S0S1
S7
S31
S24
S16
S23
S15
S8
. . .. . .
. . .. . .
a
b
c
S0S1S2S3S4S5S6S7
i0
i1
i2
E
Entrada
S0S1S2S3S4S5S6S7
a
b
i0
i1
c
f
f = abc + abc
i2
Fig 6. Decodificador Fig 7. Decodificador 2:4
Fig 9.Demux
Fig 8. Extensión de decodificadoresFig 10. Generación de funciones
8
TEMA 3. CIRCUITOS COMBINACIONALES BÁSICOS. CIRCUITOS ELECTRÓNICOS
Codificador
2n
. . . .
. . . .
n
EE
98
E6
E5
E7
E4
E3
E2
E1
E0 S0
S1
S2
S3
R
S
S
S
0
1
2
3
E0 E4E1 E2 E3 E5 E6 E7 E8 E9
Codificador. . . .
. . . .
n
Decodificador
n2 n
. . . .
Convertidor de código
n
. . . .
. . . .
n
Fig 11. Decodificador
Fig 12. Codificador binario-BCD
Fig 13. Codificador Binario-BCD con matrices de diodos
Fig 14. Convertidor de códigoFig 15. Convertidor con codificador y decodificador
R
R
R
13
TEMA 5.CIRCUITOS SECUENCIALES. BIESTABLES. CIRCUITOS ELECTRÓNICOS
Q
Q
R
S
S
R
Q
Q
Q
QGRB
CLR
S
RQ
QGRB
CLR
S
R AB
“0”
A
B
B’
S
Q
2tpd
Ideal Real
Q
Q
Pr
Clr
S
R
CLK
Fig 1. Biestables con puertas NOR Fig 2. Biestables con puertas NAND
Fig 3. Símbolo biestable RS asíncrono Fig 4. Retrasos en las señales de entrada
Fig 5. Cronogramas
Fig 6. Biestable RS activo por nivel
14
TEMA 5.CIRCUITOS SECUENCIALES. BIESTABLES. CIRCUITOS ELECTRÓNICOS
Q
QGRB
CLR
S
R Q
QGRB
CLR
S
RQ
QGRB
CLR
S
R Q
QGRB
CLR
S
R Q
QGRB
CLR
S
R
Clk
… ...… ...
Q
Q
Pr
Clr
S’
R’
CLK
Pr
Clr
S
R
CLK
Q
QGRB
CLR
S
R
Clk
Q
QGRB
CLR
S
RQ
QGRB
CLR
S
R
Clk
Q
Q
Pr
Clr
S
R
CLK Vcc
S
R
Fig 7. Registro de desplazamiento con problemas de propagación
Fig 8. Biestable maestro-esclavo
Fig 9. Biestable maestro-esclavo (esquemático)
Fig 9a. Bistable MS (símbolo)
Fig 10. Biestable activo por flanco (acoplo capacitivo)
EE
E E E E E
15
TEMA 5.CIRCUITOS SECUENCIALES. BIESTABLES. CIRCUITOS ELECTRÓNICOS
Q
Q
Clk
S
R
Clk
Clk R
S
Q
Q
M
N
R’
S’
CLK
S
CLKant
S
N
S’
J
Q
Q
K
GRB
CLR
D J
Q
Q
K
GRB
CLR
T
Q
QGRB
CLR
S
R
J
K
Fig11. Biestable activo por flanco (almacenamiento capacitivo)
Fig 12. Biestable activo por flanco (mediante retrasos)
Fig 13. Cronograma biestable activo por flanco
(retrasos)
Fig 14. Biestable D apartir de JK Fig 16. Biestable JK a partir de RSFig 15. Biestable a partir de JK
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TEMA 9. LÓGICAS CMOS DINAMICAS. CIRCUITOS ELECTRÓNICOS
A
B
C
Vo
Vdd
A
B
C
Vo
Vdd Vdd
C1 C2
B B2 3
B 1
Fig 1. Lógica CMOS dinámica. Puerta NAND Fig 2. Cascada de puertas lógicas CMOS dinámicas
A
B
C
Vo
Vdd Vdd
C1 C2
B B2 3
B 1
Fig 3. Lógica dominó.
A
B
BA
Vdd
Vo2
Fig 4. Lógica CMOS. Puerta NANDVdd
VoVinR Fig 5. Circuito de Entrada CMOS
φ
φ
φ
φ φ
26
TEMA 10. LÓGICAS PSEUDO-NMOS Y PUERTAS DE TRANSMISIÓN. CIRCUITOS ELECTRÓNICOS
Vdd
Vi
Vo
ViVi1 2
Vo
Vdd
Vi
Vo
Vi
2
1
Vdd
Vdd
Vdd
DVi
s
Vo
Vdd
DVi S Vo
Vdd - VG
VA BV
BA
X
X
1 0 01 1 10 0 Z0 1 Z
X A B
X
X
Vdd
Vi Vo
Vdd
Vi
X
X
Vo
Fig 1. Puertas PSEUDO-nMOS
Fig 2. Transistor N como puerta de paso Fig 3. Puerta de transmision
Fig 4. De la puerta triestado a la puerta de transmisión
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