Sistemas Electrónicos Digitales2o Curso Ingeniería Técnica Industrial
Lógica Modular Combinacional
José Luis Rosselló Sanz
Grupo de Tecnología Electrónica
Universitat de les Illes Balears
Índice
• Introducción
• Codificadores/Decodificadores
• Multiplexores/Demultiplexores
• Generadores/Comprobadores de paridad
• Sumadores
• Comparadores
Sistema Combinacional
Entradas Salidas
Sistema secuencial
Entradas Salidas
Memoria
Sistema combinacional
Entradas SalidasM bits N bits
Entradas Salidas..
M..
.
.N..
Decodificadores
0
0
0
0
1
E
0000--
0
0
0
1
Q0
0
0
1
0
Q1
0
1
0
0
Q2
1
0
0
0
Q3
11
01
10
00
a0a1
a0 a1 E
Q0
Q1
Q2
Q3
Decodificadores
• Generan los productos canónicos de lasvariables de entrada al sistema.
• Consisten en ‘n’ entradas y ‘2n’ salidas
• Aplicación: Conversores de código
Decodificador MSI 74154
Decodificador MSI 74154 Decodificador MSI 74154
Decodificador MSI 74154 Decodificador 74154
Decodificador 74154 Decodificador 74154
Decodificador 74154 Decodificador 74154
Decodificador 74154 Lógica modular con decodificadores
• Problema propuesto:– Implementar, con dos decodificadores 74154 un
decodificador de 5 a 32 bits
Decodificador BCD-7 Segmentos
a
b
c
d
e
fg
a0
a1 a2 a3
BCD-7 Segmentos
a
b
c
d
e
f
g
Decodificador BCD-7 Segmentos
a
b
c
d
e
fg11001100 1 0 0
11011010 1 0 1
11111010 1 1 0
00001110 1 1 1
11111111 0 0 0
11011111 0 0 1
10011110 0 1 1
1
0
1
d
1
0
1
e
0
0
1
f
1
0
1
a
1
1
1
b
100 0 1 0
010 0 0 1
010 0 0 0
gca3 a2 a1 a0
Decodificador BCD-7 Segmentos
a
b
c
d
e
fg11001100 1 0 0
11011010 1 0 1
11111010 1 1 0
00001110 1 1 1
11111111 0 0 0
11011111 0 0 1
10011110 0 1 1
1
0
1
d
1
0
1
e
0
0
1
f
1
0
1
a
1
1
1
b
100 0 1 0
010 0 0 1
010 0 0 0
gca3 a2 a1 a0
Decodificador BCD-7 Segmentos
a
b
c
d
e
fg11001100 1 0 0
11011010 1 0 1
11111010 1 1 0
00001110 1 1 1
11111111 0 0 0
11011111 0 0 1
10011110 0 1 1
1
0
1
d
1
0
1
e
0
0
1
f
1
0
1
a
1
1
1
b
100 0 1 0
010 0 0 1
010 0 0 0
gca3 a2 a1 a0
Decodificador BCD-7 Segmentos
a
b
c
d
e
fg11001100 1 0 0
11011010 1 0 1
11111010 1 1 0
00001110 1 1 1
11111111 0 0 0
11011111 0 0 1
10011110 0 1 1
1
0
1
d
1
0
1
e
0
0
1
f
1
0
1
a
1
1
1
b
100 0 1 0
010 0 0 1
010 0 0 0
gca3 a2 a1 a0
Decodificador BCD-7 Segmentos
a
b
c
d
e
fg11001100 1 0 0
11011010 1 0 1
11111010 1 1 0
00001110 1 1 1
11111111 0 0 0
11011111 0 0 1
10011110 0 1 1
1
0
1
d
1
0
1
e
0
0
1
f
1
0
1
a
1
1
1
b
100 0 1 0
010 0 0 1
010 0 0 0
gca3 a2 a1 a0
Decodificador BCD-7 Segmentos
a
b
c
d
e
fg11001100 1 0 0
11011010 1 0 1
11111010 1 1 0
00001110 1 1 1
11111111 0 0 0
11011111 0 0 1
10011110 0 1 1
1
0
1
d
1
0
1
e
0
0
1
f
1
0
1
a
1
1
1
b
100 0 1 0
010 0 0 1
010 0 0 0
gca3 a2 a1 a0
Codificadores
• Realizan la función inversa al decodificador– Ej: Codificación de un teclado
– Codificador con prioridad
– Codificador Decimal-BCD
– Codificador Octal-Binario
Conversor Decimal-BCD
00104
10105
01106
11107
00018
10019
11003
0
1
0
A0
0
0
0
A3
0
0
0
A2
12
01
00
A1Digito
0
1
2
3
4
5
6
7
8
9
Decimal-BCD
A0
A1
A2
A3
Conversor Decimal-BCD
A0 (LSB)
A1
A2
A3 (MSB)
1
23
4567
8
9
Conversor Octal-Binario
0014
1015
0116
1117
1103
0
1
0
A0
0
0
0
A2
12
01
00
A1Digito
0
1
2
3
4
5
6
7
Octal-BCD
A0
A1
A2
Conversor MSI 74x148
0 1 2 3 4 5 6 7 EI
74F148
EO 1 2 4 GS
Conversor de MSI 74x148
1
1
1
1
1
1
1
1
0
1
EO
0
0
0
0
0
0
0
0
1
1
GS
111- - - - - - - -1
0
0
0
0
0
0
0
0
0
EI
1111 1 1 1 1 1 1 1
110- - - - 0 1 1 1
010- - - - - 0 1 1
100- - - - - - 0 1
000- - - - - - - 0
001- - - 0 1 1 1 1
1
0
1
1
1
1
1
4
0- - 0 1 1 1 1 1
1- 0 1 1 1 1 1 1
10 1 1 1 1 1 1 1
20 1 2 3 4 5 6 7
Conversor de 16 a 4 líneas
0 1 2 3 4 5 6 7 EI
74F148
EO 1 2 4 GS
0 1 2 3 4 5 6 7 EI
74F148
EO 1 2 4 GS
A0 A1 A2 A3
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
Conversor de 16 a 4 líneas
0 1 2 3 4 5 6 7 EI
74F148
EO 1 2 4 GS
0 1 2 3 4 5 6 7 EI
74F148
EO 1 2 4 GS
A0 A1 A2 A3
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1
0 1 0 0 1 1 1
1 0 1 0
Conversor de 16 a 4 líneas
0 1 2 3 4 5 6 7 EI
74F148
EO 1 2 4 GS
0 1 2 3 4 5 6 7 EI
74F148
EO 1 2 4 GS
A0 A1 A2 A3
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1
1 1 1 1 0 0 1
1 1 0 1
Multiplexores• 2N canales de entrada, un canal de salida, N
bits de control0
1
2
.
.
.
.
.
2N
1 2 3 . . . . N
MUX
Salida
Multiplexores• 2N canales de entrada, un canal de salida, N
bits de control0
1
2
.
.
.
.
.
2N
1 2 3 . . . . N
MUX
Salida
Multiplexor de 4 entradas de 1 bitS0 S1
I0
I1
I2
I3
Salida
Multiplexor 74157 74158
Multiplexor 74157 74158 Multiplexor 74157 74158
Multiplexor 74157 74158 Multiplexor 74157 74158
Implementación de funciones
• Salida=!i ( Ii mi EN )
• Por tanto se puede implementar cualquierfunción lógica F=!i (fi mi)
Implementación de funciones
• Salida=!i ( Ii mi EN )
• Por tanto se puede implementar cualquierfunción lógica F=!i (fi mi)
Entrada ‘i’
Implementación de funciones
• Salida=!i ( Ii mi EN )
• Por tanto se puede implementar cualquierfunción lógica F=!i (fi mi)
Entrada ‘i’Mintérmino de control
Ejemplo de implementación
0
1
2
3
4
5
6
7
S2 S1 S0
MUX
Salida
0
1
0
0
0
1
1
1
a b c
f(a,b,c)= ab+ac+bc
1 1 1
1 1 0
1 0 1
1 0 0
0 1 1
0 1 0
0 0 1
0 0 0
A B C
0
0
0
1
1
1
1
0
F
Implementaciónfunciones de 4
variables
1 1 1
1 1 1
1 1 0
1 1 0
1 0 1
1 0 1
1 0 0
1 0 0
0 1 1
0 1 1
0 1 0
0 1 0
0 0 1
0 0 1
0 0 0
0 0 0
A B C
11
01
00
10
11
10
01
10
01
00
01
01
10
0
0
0
F
0
1
0
D
0
1
2
3
4
5
6
7
S2 S1 S0
MUX
Salida F
1 1 1
1 1 1
1 1 0
1 1 0
1 0 1
1 0 1
1 0 0
1 0 0
0 1 1
0 1 1
0 1 0
0 1 0
0 0 1
0 0 1
0 0 0
0 0 0
A B C
11
010
00
110
111
10
01
D10
01
000
01
01
D10
0
0
0
F
0
0
F
0
1
0
D
1 1 1
1 1 1
1 1 0
1 1 0
1 0 1
1 0 1
1 0 0
1 0 0
0 1 1
0 1 1
0 1 0
0 1 0
0 0 1
0 0 1
0 0 0
0 0 0
A B C
11
010
00
110
111
10
01
D10
01
000
01
01
D10
0
0
0
F
0
0
F
0
1
0
D
0
1
2
3
4
5
6
7
S2 S1 S0
MUX
Salida
0
0
1
1
0
D
1
D
A B C
F
1 1 1
1 1 1
1 1 0
1 1 0
1 0 1
1 0 1
1 0 0
1 0 0
0 1 1
0 1 1
0 1 0
0 1 0
0 0 1
0 0 1
0 0 0
0 0 0
A B C
11
010
00
110
111
10
01
D10
01
000
01
01
D10
0
0
0
F
0
0
F
0
1
0
D
0
1
2
3
4
5
6
7
S2 S1 S0
MUX
Salida
0
0
1
1
0
D
1
D
A B C
F
1 1 1
1 1 1
1 1 0
1 1 0
1 0 1
1 0 1
1 0 0
1 0 0
0 1 1
0 1 1
0 1 0
0 1 0
0 0 1
0 0 1
0 0 0
0 0 0
A B C
11
010
00
110
111
10
01
D10
01
000
01
01
D10
0
0
0
F
0
0
F
0
1
0
D
0
1
2
3
4
5
6
7
S2 S1 S0
MUX
Salida
0
0
1
1
0
D
1
D
A B C
F
1 1 1
1 1 1
1 1 0
1 1 0
1 0 1
1 0 1
1 0 0
1 0 0
0 1 1
0 1 1
0 1 0
0 1 0
0 0 1
0 0 1
0 0 0
0 0 0
A B C
11
010
00
110
111
10
01
D10
01
000
01
01
D10
0
0
0
F
0
0
F
0
1
0
D
0
1
2
3
4
5
6
7
S2 S1 S0
MUX
Salida
0
0
1
1
0
D
1
D
A B C
F
1 1 1
1 1 1
1 1 0
1 1 0
1 0 1
1 0 1
1 0 0
1 0 0
0 1 1
0 1 1
0 1 0
0 1 0
0 0 1
0 0 1
0 0 0
0 0 0
A B C
11
010
00
110
111
10
01
D10
01
000
01
01
D10
0
0
0
F
0
0
F
0
1
0
D
0
1
2
3
4
5
6
7
S2 S1 S0
MUX
Salida
0
0
1
1
0
D
1
D
A B C
F
Ejercicio
1 1 1
1 1 1
1 1 0
1 1 0
1 0 1
1 0 1
1 0 0
1 0 0
0 1 1
0 1 1
0 1 0
0 1 0
0 0 1
0 0 1
0 0 0
0 0 0
A B C
11
01
00
10
11
10
01
10
01
00
01
01
10
0
0
0
F
0
1
0
D
Implementar la funciónF a partir de unmultiplexor de 4 bits yde la lógica necesaria
Demultiplexores• Un canal de entrada, 2N canales de salida, N
bits de control0
1
2
.
.
.
.
.
2N
1 2 3 . . . . N
DEMUX
Entrada
Demultiplexor de 1 línea a 4 líneasS0 S1
I0 D0
D1
D2
D3
Idéntico que eldecodificadorde 2 a 4
Demultiplexor utilizando el 74154
A0
A1
A2
A3
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
Q8
Q9
Q10
Q11
Q12
Q13
Q14
Q15
E1
E0
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D11
D12
D13
D14
D15
74154
S0
S1
S2
S3
Entrada
0
Demultiplexor utilizando el 74154
A0
A1
A2
A3
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
Q8
Q9
Q10
Q11
Q12
Q13
Q14
Q15
E1
E0
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D11
D12
D13
D14
D15
74154S0
S1
S2
S3
Entrada
S4
A0
A1
A2
A3
Q0
Q1
Q2
Q3
Q4
Q5
Q6
Q7
Q8
Q9
Q10
Q11
Q12
Q13
Q14
Q15
E1
E0
D16
D17
D18
D19
D20
D21
D22
D23
D24
D25
D26
D27
D28
D29
D30
D31
74154S0
S1
S2
S3
Entrada
Generador/Comprobador de paridad Generador/Comprobador de paridad
A0
A1
X es 1 si el númerode ‘unos’ es impar
Generador/Comprobador de paridad
A0
A1
X es 1 si el númerode ‘unos’ es impar
A"BBA
011
101
110
000
Generador/Comprobador de paridad
A0
A1
X es 1 si el númerode ‘unos’ es impar
A0
A1
A2
A3
X es 1 si el númerode ‘unos’ es impar
Generador/Comprobador de paridad74280
74280A
B
C
D ! Par
E ! Impar
F
G
H
I
SalidasNúmero de entradasen nivel ALTO
101, 3, 5, 7, 9
010, 2, 4, 6, 8
! Impar! Par
0
1
2
3
4
5
6
7
S2 S1 S0
MUX
Salida
D0
D1
D2
D3
D4
D5
D6
Transmisión datos
D7
S2..00 1 2 3 4 5 6 7 0 1 2 3 4 5 6 7
SalidaD0 D1 D2 D3 D4 D5 D6 D7 D0 D1 D2 D3 D4 D5 D6 D7
74280A
B
C
D ! Par
E ! Impar
F
G
H
I
0
1
2
3
4
5
6
7
S2 S1 S0
MUX
Salida
S0S1S2
D0
D1
D2
D3
D4
D5
D6
D0
D1
D2
D3
D4
D5
D6
00
Transmisión datos74280A
B
C
D ! Par
E ! Impar
F
G
H
I
0
1
2
3
4
5
6
7
S2 S1 S0
MUX
Salida
S0S1S2
D0
D1
D2
D3
D4
D5
D6
D0
D1
D2
D3
D4
D5
D6
00
Transmisión datos
74280A
B
C
D ! Par
E ! Impar
F
G
H
I
0
1
2
3
4
5
6
7
S2 S1 S0
MUX
Salida
S0S1S2
D0
D1
D2
D3
D4
D5
D6
D0
D1
D2
D3
D4
D5
D6
00
Bit deparidadpar
Transmisión datos74280A
B
C
D ! Par
E ! Impar
F
G
H
I
0
1
2
3
4
5
6
7
S2 S1 S0
MUX
Salida
S0S1S2
D0
D1
D2
D3
D4
D5
D6
D0
D1
D2
D3
D4
D5
D6
00
Transmisión datos
74280A
B
C
D ! Par
E ! Impar
F
G
H
I
0
1
2
3
4
5
6
7
S2 S1 S0
MUX
Salida
S0S1S2
D0
D1
D2
D3
D4
D5
D6
D0
D1
D2
D3
D4
D5
D6
00
Transmisión datos0
1
2
3
4
5
6
7
S2 S1 S0
DEMUX
Entrada
REGISTRO 74280
! Impar
Co
mp
rob
ad
or
pari
dad
Par
0
Error
0
1
2
3
4
5
6
7
S2 S1 S0
DEMUX
Entrada
REGISTRO 74280
! Impar
Co
mp
rob
ad
or
pari
dad
Par
0
Error
0
1
2
3
4
5
6
7
S2 S1 S0
DEMUX
Entrada
REGISTRO 74280
! Impar
Co
mp
rob
ad
or
pari
dad
Par
0
Error
0
1
2
3
4
5
6
7
S2 S1 S0
DEMUX
Entrada
REGISTRO 74280
! Impar
Co
mp
rob
ad
or
pari
dad
Par
0
Error
1 si Impar
111
Sumadores básicos
Semisumador!CoutBA
0111
1001
1010
0000
!=A"B
CoutA
B
Sumadores básicos
Semisumador!CoutBA
0111
1001
1010
0000
!=A"B
CoutA
B
!
A !
B Cout
01110
10010
10100
00000
1
1
1
1
Cin
Sumador completo!CoutBA
1111
0101
0110
1000
01110
10010
10100
00000
1
1
1
1
Cin
Sumador completo!CoutBA
1111
0101
0110
1000
!
A !
B Cout
Cin
01110
10010
10100
00000
1
1
1
1
Cin
Sumador completo!CoutBA
1111
0101
0110
1000
!
A !
B Cout
Cin
Ejercicio: Implementa un sumador completo apartir de dos semisumadores y una puerta OR
Sumador de 4 bits (propag. acarreo)
!
A !
B
Cin Cout
!
A !
B
Cin Cout
!
A !
B
Cin Cout
!
A !
B
Cin Cout
C-1
A0 A1
A2 A3
B3B2
B0 B1
!0 !1
!2 !3
Cout
Sumador de 4 bits (propag. acarreo)
!
A !
B
Cin Cout
!
A !
B
Cin Cout
!
A !
B
Cin Cout
!
A !
B
Cin Cout
C-1
A0 A1
A2 A3
B3B2
B0 B1
!0 !1
!2 !3
Cout
# #
# #
Sumador de 4 bits (propag. acarreo)
!
A !
B
Cin Cout
!
A !
B
Cin Cout
!
A !
B
Cin Cout
!
A !
B
Cin Cout
C-1
A0 A1
A2 A3
B3B2
B0 B1
!0 !1
!2 !3
Cout
4#
Acarreo de grupo hacia adelante
Acarreo de grupo hacia adelante
!
Ai !i
Bi Ci=Gi+PiCi-1Ci-1
Acarreo de grupo hacia adelante
A3..0 +B3..0=!3..0!
Ai !i
Bi Ci=Gi+PiCi-1Ci-1
Acarreo de grupo hacia adelante
A3..0 +B3..0=!3..0
C0=A0$B0+(A0+B0)$C-1
!
Ai !i
Bi Ci=Gi+PiCi-1Ci-1
Acarreo de grupo hacia adelante
A3..0 +B3..0=!3..0
C0=A0$B0+(A0+B0)$C-1
% % %
!
Ai !i
Bi Ci=Gi+PiCi-1Ci-1
Acarreo de grupo hacia adelante
A3..0 +B3..0=!3..0
C0=A0$B0+(A0+B0)$C-1
% % %
C0=G0 + P0C-1
!
Ai !i
Bi Ci=Gi+PiCi-1Ci-1
Acarreo de grupo hacia adelante
A3..0 +B3..0=!3..0
C0=A0$B0+(A0+B0)$C-1
% % %
C0=G0 + P0C-1
Pi= Ai+Bi Gi= Ai$Bi
!
Ai !i
Bi Ci=Gi+PiCi-1Ci-1
Acarreo de grupo hacia adelante
A3..0 +B3..0=!3..0
C0=A0$B0+(A0+B0)$C-1
% % %
C0=G0 + P0C-1
Pi= Ai+Bi Gi= Ai$Bi
C1=G1+P1$C0= G1+P1$G0+ P1$P0$C -1
!
Ai !i
Bi Ci=Gi+PiCi-1Ci-1
Acarreo de grupo hacia adelante
A3..0 +B3..0=!3..0
C0=A0$B0+(A0+B0)$C-1
% % %
C0=G0 + P0C-1
Pi= Ai+Bi Gi= Ai$Bi
C1=G1+P1$C0= G1+P1$G0+ P1$P0$C -1C2=G2+P2$C1= G2+P2$G1+ P2$P1$G0+ P2$P1$P0$C -1
!
Ai !i
Bi Ci=Gi+PiCi-1Ci-1
Acarreo de grupo hacia adelante
A3..0 +B3..0=!3..0
C0=A0$B0+(A0+B0)$C-1
% % %
C0=G0 + P0C-1
Pi= Ai+Bi Gi= Ai$Bi
C1=G1+P1$C0= G1+P1$G0+ P1$P0$C -1C2=G2+P2$C1= G2+P2$G1+ P2$P1$G0+ P2$P1$P0$C -1C3=G3+P3$G2+P3$P2$G1+ P3$P2$P1$G0+ P3$P2$P1$P0$C-1
!
Ai !i
Bi Ci=Gi+PiCi-1Ci-1
C-1
A0
B0
!0
P0
G0
!
A !
B CP
Cin CG
A1
B1
!1
P1
G1
!
A !
B CP
Cin CG
A2
B2
!2
P2
G2
!
A !
B CP
Cin CG
A3
B3
Cout
P3
G3
CPG
P0 , G0
Cin C0
CPG
P1 , G1P0 , G0
Cin C1
CPG
P2 , G2P1 , G1P0 , G0
Cin C2
CPG
P3 , G3 P2 , G2P1 , G1 P0 , G0
Cin C3
!
A !
B CP
Cin CG
C0 C1 C2
!3
C-1
A0
B0
!0
P0
G0
!
A !
B CP
Cin CG
A1
B1
!1
P1
G1
!
A !
B CP
Cin CG
A2
B2
!2
P2
G2
!
A !
B CP
Cin CG
A3
B3
Cout
P3
G3
CPG
P0 , G0
Cin C0
CPG
P1 , G1P0 , G0
Cin C1
CPG
P2 , G2P1 , G1P0 , G0
Cin C2
CPG
P3 , G3 P2 , G2P1 , G1 P0 , G0
Cin C3
!
A !
B CP
Cin CG
C0 C1 C2
# # # #
# # # #
!3
C-1
A0
B0
!0
P0
G0
!
A !
B CP
Cin CG
A1
B1
!1
P1
G1
!
A !
B CP
Cin CG
A2
B2
!2
P2
G2
!
A !
B CP
Cin CG
A3
B3
Cout
P3
G3
CPG
P0 , G0
Cin C0
CPG
P1 , G1P0 , G0
Cin C1
CPG
P2 , G2P1 , G1P0 , G0
Cin C2
CPG
P3 , G3 P2 , G2P1 , G1 P0 , G0
Cin C3
!
A !
B CP
Cin CG
C0 C1 C2
!3
#
C-1
A0
B0
!0
P0
G0
!
A !
B CP
Cin CG
A1
B1
!1
P1
G1
!
A !
B CP
Cin CG
A2
B2
!2
P2
G2
!
A !
B CP
Cin CG
A3
B3
Cout
P3
G3
CPG
P0 , G0
Cin C0
CPG
P1 , G1P0 , G0
Cin C1
CPG
P2 , G2P1 , G1P0 , G0
Cin C2
CPG
P3 , G3 P2 , G2P1 , G1 P0 , G0
Cin C3
!
A !
B CP
Cin CG
C0 C1 C2
!3
2#
C-1
A0
B0
!0
P0
G0
!
A !
B CP
Cin CG
A1
B1
!1
P1
G1
!
A !
B CP
Cin CG
A2
B2
!2
P2
G2
!
A !
B CP
Cin CG
A3
B3
Cout
P3
G3
CPG
P0 , G0
Cin C0
CPG
P1 , G1P0 , G0
Cin C1
CPG
P2 , G2P1 , G1P0 , G0
Cin C2
CPG
P3 , G3 P2 , G2P1 , G1 P0 , G0
Cin C3
!
A !
B CP
Cin CG
C0 C1 C2
!3
3#
C-1
A0
B0
!0
P0
G0
!
A !
B CP
Cin CG
A1
B1
!1
P1
G1
!
A !
B CP
Cin CG
A2
B2
!2
P2
G2
!
A !
B CP
Cin CG
A3
B3
Cout
P3
G3
CPG
P0 , G0
Cin C0
CPG
P1 , G1P0 , G0
Cin C1
CPG
P2 , G2P1 , G1P0 , G0
Cin C2
CPG
P3 , G3 P2 , G2P1 , G1 P0 , G0
Cin C3
!
A !
B CP
Cin CG
C0 C1 C2
3#
!3
Sumadores
• Sumador de propagación del acarreo– Más pequeños– Rizo del acarreo– Tiempo de propagación N#
• Sumador de acarreo de grupo hacia adelante– Salidas sincronizadas– Tiempo de propagación fijo 3#– Ocupan más área (en proporción a N)
Sumadores
• Sumador de propagación del acarreo– Más pequeños– Rizo del acarreo– Tiempo de propagación N#
• Sumador de acarreo de grupo hacia adelante– Salidas sincronizadas– Tiempo de propagación fijo 3#– Ocupan más área (en proporción a N)
)4(1000
)3(0000
)2(0100
)(0110
1
0111
!
!
!
!
+
)3(1000
1
0111
!
+
Sumador MSI de 4 bits(Ej. 74x83A ó 74x283)
!
A3..0 !3..0
B3..0
Cin Cout
4b4b
4b
Ejercicio: Implementar un sumador de16 bits a partir de sumadores de 4 bits
Unidades lógico-aritméticas MSI
F=A más B más Cin110
F=A menos B menos 1 más Cin010
F=B menos A menos 1 más Cin100
F=0000000
1
1
1
1
S2
ALU de 4bits 74x382
FunciónS0S1
F=111111
F=A$B01
F=A+B10
F=A"B00
S0S1S2 OVRCIN COUTA0 F0B0A1 F1B1A2 F2B2A3 F3B3
OVR=1 Paradesbordamientocon números consigno
Unidades lógico-aritméticas MSI
F=A más B más Cin110
F=A menos B menos 1 más Cin010
F=B menos A menos 1 más Cin100
F=0000000
1
1
1
1
S2
ALU de 4bits 74x382
FunciónS0S1
F=111111
F=A$B01
F=A+B10
F=A"B00
S0S1S2 OVRCIN COUTA0 F0B0A1 F1B1A2 F2B2A3 F3B3
OVR=1 Paradesbordamientocon números consigno
Implementar un sumador de 8 bits
Sumador de 8 bits
S0S1S2 OVRCIN COUTA0 F0B0A1 F1B1A2 F2B2A3 F3B3
S0S1S2 OVRCIN COUTA0 F0B0A1 F1B1A2 F2B2A3 F3B3
A0B0A1B1A2B2A3B3
A4B4A5B5A6B6A7B7
1100
110
!0
!1
!2
!3
!4
!5
!6
!7
OVRCout
Sumador de 8 bits
S0S1S2 OVRCIN COUTA0 F0B0A1 F1B1A2 F2B2A3 F3B3
S0S1S2 OVRCIN COUTA0 F0B0A1 F1B1A2 F2B2A3 F3B3
A0B0A1B1A2B2A3B3
A4B4A5B5A6B6A7B7
1100
110
!0
!1
!2
!3
!4
!5
!6
!7
OVRCout
¿Qué cambios introducirías para hacer un restador?
Comparadores Comparadores
A
B
Comparador básico1 si son distintos0 si son iguales
Comparadores
A
B
Comparador básico1 si son distintos0 si son iguales
A0
B0
A1
B1
Comparadorde dos bits
¿A=B?
Comparador de magnitud MSI
74x85A0A1A2A3A>B A>BA=B A=BA<B A<BB0B1B2B3
Comparador de magnitud MSI
74x85A0A1A2A3A>B A>BA=B A=BA<B A<BB0B1B2B3
TODA LAINFORMACIÓN EN EL
DATASHEETDELFABRICANTE
Comparador 74x85
Comparador 74x85
CONFIGURACIÓN DEPINES DEL INTEGRADO:
RELACIÓN CONENTRADAS Y SALIDAS
Comparador 74x85
CONFIGURACIÓN DEPINES DEL INTEGRADO:
RELACIÓN CONENTRADAS Y SALIDAS
DESCRIPCIÓN DEFUNCIONAMIENTO:TEXTOS EN INGLÉS
Comparador 74x85 Comparador 74x85SÍMBOLO ESQUEMÁTICO:
CLÁSICO Y ESTÁNDARIEEE
Comparador 74x85 Comparador 74x85
Comparador 74x85 Comparador 74x85
Comparador 74x85 Comparador 74x85
Comparador 74x85 Comparador 74x85
Comparador 74x85 Comparador 74x85
Comparador 74x85 Comparador 74x85
Comparador 74x85 Comparador 74x85
Configuración enparalelo para comparardos números de 24 bits
Configuración enparalelo para comparardos números de 24 bits
Configuración enparalelo para comparardos números de 24 bits
Configuración enparalelo para comparardos números de 24 bits
Comparación en serie
74x85A0A1A2A3A>B A>BA=B A=BA<B A<BB0B1B2B3
A0A1A2A3010B0B1B2B3
74x85A0A1A2A3A>B A>BA=B A=BA<B A<BB0B1B2B3
A4A5A6A7
B4B5B6B7
A>BA=BA<B
(LSB)
(MSB)
Comparación en serie
74x85A0A1A2A3A>B A>BA=B A=BA<B A<BB0B1B2B3
00110100011
74x85A0A1A2A3A>B A>BA=B A=BA<B A<BB0B1B2B3
01110101000
001
(LSB)
(MSB)
Comparación en serie
74x85A0A1A2A3A>B A>BA=B A=BA<B A<BB0B1B2B3
00110100011
74x85A0A1A2A3A>B A>BA=B A=BA<B A<BB0B1B2B3
10000101000
010
(LSB)
(MSB)
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