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UNIVERSIDAD NACIONAL DELCENTRO DEL PERU
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Estos sistemas pueden ser implementados con los PLDs, yaque las caractersticas de las OLMC es permitir laretroalimentacin, tambin las ecuaciones obtenidas se
pueden representar por medio de un diagrama escalera eimplementarse en un Controlador lgico programable PLC.A continuacin se muestran 14 pasos sugeridos para eldesarrollo y diseo de sistemas secuenciales asncronos:
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1.- Especificar el Sistema.
2.- Tabla de Flujo Primitiva.
3.- Eliminacin de estados redundantes o equivalentes.
4.- Mezcla de Filas.
5.- Expandir tabla de salidas.
6.- Tabla de estados internos.
7.- Asignacin de Valores a los Estados.
8.- Tabla de Estados.
9.- Completar Tabla de Salidas.
10.- Obtencin de las ecuaciones por medio de minimizacin.
11.- Simulacin.
12.- Representacin grafica.
13.- Implementacin
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APLICACIN DE LA
METODOLOGIA
La figura muestra un tanque en el que requiere de un sistema secuencial asncronopara detectar nivel.
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APLICACIN DE LA
METODOLOGIA
Se cuenta con dos sensores llamados S1 (Nivel Bajo), S2 (Nivel Alto), que contenga unasalida H de modo que: H=0 cuando el nivel va de S1 hacia S2 (subida) hasta que lleguea S2 y H=1 cuando el nivel va de S2 hacia S1. (Bajada) hasta que llegue a S1 como loindica el siguiente diagrama de tiempos.
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1.
-
Especificar el Sistema
En el diagrama de transicin podemos observar que estando en el estado E1 si el nivelbaja hasta S1 (0,0) el sistema regresa al estado E0 y en el estado E3 si el nivel sube a S2(1,1) el sistema regresa a E2 que se representara fsicamente por un oleaje oFluctuacin del agua entre los sensores y la salida no es alterada por dicho oleaje.
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2.- Tabla de flujo primitiva
Se esta considerando que el valor de entrada 01 no se puede presentar ya queimplicara que solo el sensor S2 detectara nivel lo cual no es posible dentro de lascondiciones normales de funcionamiento.
Tabla de transiciones
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3.- Eliminacin de estados redundantes
Los estados que son estables en la misma columna (10) son E1 y E3 pero tienendiferente salida por lo que no son equivalentes.
Mezclando las filas 1 con 2 y 3 con 4 obtenemos:
Tabla de transiciones mezcladas
4.- Mezcla de filas
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5.- Expandir tabla de salidas
No es necesario expandir la salida teniendo un sistema secuencial modelo Moore endonde la salida solo depende directamente del estado Q
Sustituyendo E0 y E1 por a y E2 y E3 por b dado que en ambos casos son estables en elmismo rengln obtenemos lo siguiente:
Tabla de transiciones mezcladas
6.- Tabla de estados internos
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7.- Asignacin de valores a los estados
Asignando los valores de los estados a = 0 y b = 1 obtenemos:
Tabla de estados asignados
Podemos observar en la tabla anterior que el valor de Q = H,
6.- Tabla de estados totales
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1.- Especificar el Sistema
En el diagrama de transicin podemos observar que estando en el estado E1 si el nivelbaja hasta S1 (0,0) el sistema regresa al estado E0 y en el estado E3 si el nivel sube a S2(1,1) el sistema regresa a E2 que se representara fsicamente por un oleaje oFluctuacin del agua entre los sensores y la salida no es alterada por dicho oleaje.
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1.- Pasar las especificaciones verbales a diagrama de
estados
Diagrama de temporizacin correspondiente al diagrama de flujos del divisorpor tres del modelo de Moore
I0 I1 I2 I0 I1 I2
Entrada
Salida
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1.- Pasar las especificaciones verbales a diagrama de
estadosEn el modelo deMealy, se representan alos estados internos por crculos quecontengan en su interior la denominacinde la variable, que en este caso va sola
sin indicar el estado de salida.Las variables de entrada se representacon X, que con una flecha se indica latransicin del estado origen al estadofinal. Sobre esta flecha se representaadems, el valor de la variable de salida,
indicando de esta manera que la salidadepende del estado interno en el que seencontrara y del valor de la variable deentrada en cada instante.
I1
I0 I2
X=0/S=0
X=0/S=0 X=0/S=0
X=1/S=1
Diagrama de flujos
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1.- Pasar las especificaciones verbales a diagrama de
estados
Diagrama de temporizacin correspondiente al diagrama de flujos del divisorpor tres del modelo de Mealy
I2 I0 I1 I2 I0 I1
Entrada
Salida
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2.- Reduccin de estados equivalente
A veces es posible obtener un diagrama de estados reducido,eliminando estados equivalentes de acuerdo con el siguientecriterio: Dos estados Iie Ij son equivalentes y pueden reducirse aun estado nico si, y solo si, ambos estados Iie Ij iniciales
evolucionan al mismo estado Infinal, tanto para la entrada X=1
como la entrada X=0, siendo adems las salidas asociadas a los
estados Iie Ij mismas.
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3.- Construccin de la tabla de estados
Estado inicial X Estado final Salida Mealy Salida Moore
I0I0I1I1I2
I2
01
0
1
0
1
I0I1I1I2I2
I0
00
0
0
0
1
11
0
0
0
0
Tabla de estados del divisor por tres del modelo de Mealy y Moore
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4.- Asignacin de los cdigos de estados
El nmero de bits a emplear ser igual alnmero de elementos memoria , es decir,si hay N estados, el nmero n ser comomnimo el que cumpla: 2n-1< N < 2n.
En nuestro caso existen 3 estados,
entonces sern necesarios al menos 2 bitspara codificarlos y los podemos asignar,por ejemplo de la siguiente manera:
I0 00
I1 01
I2 10Sustituyendo estos cdigos en las tabla deestado se tiene:
EstadosCantidad de
Flip Flops
2 1
3 o 4 2
5 a 8 3
9 a 16 4
17 a 32 5
33 a 64 6
65 a 128 7
129 a 256 8
257 a 512 9
513 a 1024 10
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4.- Asignacin de los cdigos de estados
Estado inicial X Estado final Salida Mealy Salida Moore
00000101
1010
0
1
0
1
0
1
00010110
1000
0
0
0
0
0
1
1
1
0
0
0
0
5.- Seleccin de elementos de memoria
En esta fase se decide que elemento de memoria va a ser usado en el diseo, esdecir, rels, biestables, etc., para lo cual nos basaremos en consideraciones develocidad, economa, disposicin Etc.En nuestro ejemplo utilizaremos flip flops del tipo JK.
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6.- Tablas de excitacin
Una vez conocido cual es el tipo de flip flop que vamos a utilizar, debemosdeterminar las conexiones que deben realizarse entre los diferentes flip flopspara que se comportan de acuerdo con el contenido de la tabla de estados. Paraello se recurre a las tablas de excitacin del flip flop JK. Estas tablas nos indicanlos valores que hay que aplicar a las entradas J y K para que la salida evolucione
de uno a otro estado.
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6.- Tablas de excitacin
Teniendo en cuenta la tabla de excitacin del flip flop JK la tabla de estados setransforma en la tabla de excitacin del circuito.
Estado inicial
Q1 Q0X
Estado final
Q1n+1 Q0n+1J
1
K1
J0
K0
Salida
Mealy
Salida
Moore0 00 00 10 1
1 01 0
0
1
0
1
01
0 00 10 11 0
1 00 0
0 X
0 X
0 X
1 X
X 0X 1
0 X
1 X
X 0
X 1
0 X0 X
0
0
0
0
01
1
1
0
0
00
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7.- Minimizacin de las funciones de excitacin
A partir de la tabla de excitacin obtenida en la etapa anterior se determina lasentradas de los flip flops en funcin de los estados iniciales y de las entradas alcircuito secuencial. Para nuestro caso se trata de obtener J0, K0, J1, K1, en funcinde Q0, Q1y X.
Estado inicialQ1 Q0
X Estado finalQ1n+1 Q0n+1
J1 K1 J0 K0SalidaMealy
SalidaMoore
0 00 00 10 11 01 0
0
1
0
10
1
0 00 10 11 01 00 0
0 X
0 X
0 X
1 XX 0
X 1
0 X
1 X
X 0
X 10 X
0 X
0
0
0
00
1
1
1
0
00
0
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7.- Minimizacin de las funciones de excitacin
A partir de la tabla de excitacin obtenida en la etapa anterior se determina lasentradas de los flip flops en funcin de los estados iniciales y de las entradas alcircuito secuencial. Para nuestro caso se trata de obtener J0, K0, J1, K1, en funcinde Q0, Q1y X.
Estado inicialQ1 Q0
X Estado finalQ1n+1 Q0n+1
J1 K1 J0 K0SalidaMealy
SalidaMoore
0 00 00 10 11 01 0
0
1
0
10
1
0 00 10 11 01 00 0
0 X
0 X
0 X
1 XX 0
X 1
0 X
1 X
X 0
X 10 X
0 X
0
0
0
00
1
1
1
0
00
0
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7.- Minimizacin de las funciones de excitacin
Para las funciones de salida los mapas de Karnaugh son los siguientes:
0
0
0
0 X
X
1
0
5731
4620
00 01 11 10
0
1
X
Q1Q0
1
1
0
0 X
X
0
0
5731
4620
00 01 11 10
0
1
X
Q1Q0
S1= XQ1 S2= Q1Q0
Modelo Mealy Modelo Moore
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8.- Diagrama esquemtico
Partiendo de las ecuaciones obtenidas se pasa a la implementacin del circuito.
Salida Mealy
Salida Moore
J1
K1
Q1
Q1
Reloj
X
Entrada
J0
K0
Q0
Q0
Divisor de frecuencia por tres para los modelos Mealy y Moore
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DISEO DE UN APLICADOR DE GOMA
Disear el circuito de control de un sistema de aplicacin de goma, sobre labanda transportadora, en una lnea de produccin de bolsas de papel. Labanda es accionada por un motor de velocidad constante. Al eje del motor se
acopla un codificador ptico formado por un engranaje, un disco con unaperforacin, una fuente emisora de luz y un fototransistor. Cada vez que elmotor gira un nmero de vueltas, el codificador emite un pulso que esregistrado por el circuito secuencial.
Tambin hay un sensor de proximidad que genera un pulso activo en bajo (0)cuando la bolsa entra en la banda engomadora. Una vez recibida la seal delsensor, el sistema debe contar 3 pulsos del codificador ptico, al cabo de loscuales se acciona, durante 2 pulsos, un electroiman que deposita la goma.
Despus de otro pulso del codificador, el controlador espera la orden delsensor para iniciar un nuevo ciclo de aplicacin de goma.
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Sensor deproximidad
Solenoide
Compartimiento de
goma de aplicador
Bolsa
Bandeja deentrada
Bandeja desalida
Interruptorptico
Diagrama pictrico del aplicador de goma
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1.- Pasar las especificaciones verbales a diagrama de
estados
I0/0
I1/0
I2/0
I3/0
I4/1
I5/1
I6
/0
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3.- Construccin de la tabla de estados
Estado inicial Estado final Salida Moore
I0I1I2I3I4I5I6
I1I2I3I4I5I6I6
0
0
00
1
1
0
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4.- Asignacin de los cdigos de estados
El nmero de bits a emplear ser igual al nmero deelementos memoria , es decir, si hay 7 estados, el nmeron ser como mnimo el que cumpla: 2n-1< 7 < 2n.
En nuestro caso existen 7 estados, entonces sernnecesarios al menos 3 bits para codificarlos y los podemosasignar, por ejemplo de la siguiente manera:
I0 000
I1 001
I2 010
Sustituyendo estos cdigos en las tabla de estado se tiene:
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4.- Asignacin de los cdigos de estados
Estado inicial Estado final Salida Moore
0 0 00 0 10 1 00 1 1
1 0 01 0 1
1 1 0
0 0 10 1 00 1 11 0 0
1 0 1
1 1 0
1 1 0
0
0
0
0
1
1
0
5.- Seleccin de elementos de memoria
En esta fase se decide que elemento de memoria va a ser usado en el diseo, esdecir, rels, biestables, etc., para lo cual nos basaremos en consideraciones develocidad, economa, disposicin Etc.En nuestro ejemplo utilizaremos flip flops del tipo JK.
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6.- Tablas de excitacin
Una vez conocido cual es el tipo de flip flop que vamos a utilizar, debemosdeterminar las conexiones que deben realizarse entre los diferentes flip flopspara que se comportan de acuerdo con el contenido de la tabla de estados. Paraello se recurre a las tablas de excitacin del flip flop JK. Estas tablas nos indicanlos valores que hay que aplicar a las entradas J y K para que la salida evolucione
de uno a otro estado.
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6.- Tablas de excitacin
Teniendo en cuenta la tabla de excitacin del flip flop JK la tabla de estados setransforma en la tabla de excitacin del circuito.
Estado inicial
Q2 Q1 Q0
Estado final
Q2n+1 Q1n+1 Q0n+1
J2 K2 J1 K1 J0 K0 Salida
0 0 00 0 10 1 00 1 11 0 01 0 1
1 1 0
0 0 10 1 00 1 11 0 01 0 1
1 1 0
1 1 0
0 X
0 X0 X
1 X
X 0
X 0
X 0
0 X
1 XX 0
X 1
0 X
1 X
X 0
1 X
X 11 X
X 1
1 X
X 1
0 X
0
00
0
1
1
0
A partir de la tabla de excitacin obtenida se determina las entradas de los flipflops en funcin de los estados iniciales y de las entradas al circuito secuencial(en este ejemplo no existe). Para nuestro caso se trata de obtener J0, K0, J1, K1, J2,K2 en funcin de Q0, Q1y Q2.
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7.- Minimizacin de las funciones de excitacinSe dibujan los mapas de Karnaugh para definir las funciones de entrada a cada
uno de los flip flops
0
X
0
X X
1
X
0
5731
4620
00 01 11 10
0
1Q2
Q1Q0
X
0
X
0 X
X
0
X
5731
4620
00 01 11 10
0
1
Q1Q0
0
1
0
1 X
0
0
0
5731
462000 01 11 10
0
1
Q1Q0
J2= Q1Q0
S = Q2Q1
K2= 0
Q2
Q2
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8.- Diagrama esquemtico
Partiendo de las ecuaciones obtenidas se pasa a la simulacin e implementacindel circuito.
Circuito simulado en NI Multsim 11.0
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Diseo de un contador ascendente/descendente con salidade acarreo para conteo ascendente.
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1.- Pasar las especificaciones verbales a diagrama de estados
I1/0
I0/0
I2/0
X=0X=1
I4/0
I3/0
I5/0
I6/0I7/0I8/0
I9/1
X=1
X=1
X=1
X=1 X=1
X=1
X=1
X=1
X=1
X=0X=0
X=0
X=0X=0
X=0
X=0
X=0
X=0
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3.- Construccin de la tabla de estados
X Estado
inicial
Estado
final
Salida
Moore
0
0
0
0
0
0
00
0
0
1
1
1
11
1
1
1
1
1
I0I1I2I3I4I5
I6I7I8I9I0I1I2
I3I4I5I6I7I8
I9
I1I2I3I4I5I6
I7I8I9I0I9I0I1
I2I3I4I5I6I7
I8
0
0
0
0
0
0
00
0
1
0
0
0
00
0
0
0
0
0
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4.- Asignacin de los cdigos de estados
El nmero de bits a emplear ser igual al nmero de elementosmemoria , es decir, si hay 10 estados, el nmero n ser como mnimo elque cumpla: 2n-1< 10 < 2n.
En nuestro caso existen 10 estados, entonces sern necesarios al menos
4 bits para codificarlos y los podemos asignar, por ejemplo de lasiguiente manera:
I0 0000
I1 0001
I2 0010
Sustituyendo estos cdigos en las tabla de estado se tiene:
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4.- Asignacin de los cdigos de estados
XEstado
inicial
Estado
final
Salida
Moore
00
0
0
0
0
00
0
0
1
1
1
11
1
1
1
1
1
000000010010001101000101
01100111
1000
1001
0000
00010010
0011010001010110
0111
1000
1001
000100100011010001010110
01111000
1001
0000
1001
0000
0001
00100011010001010110
0111
1000
00
0
0
0
0
00
0
1
0
0
0
00
0
0
0
0
0
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5.- Seleccin de elementos de memoria
En esta fase se decide que elemento de memoria va a ser usado en el diseo, esdecir, rels, biestables, etc., para lo cual nos basaremos en consideraciones develocidad, economa, disposicin Etc.En nuestro ejemplo utilizaremos flip flops del tipo JK.
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6.- Tablas de excitacin
Una vez conocido cual es el tipo de flip flop que vamos a utilizar,debemos determinar las conexiones que deben realizarse entre losdiferentes flip flops para que se comportan de acuerdo con el contenidode la tabla de estados. Para ello se recurre a las tablas de excitacin delflip flop JK. Estas tablas nos indican los valores que hay que aplicar a las
entradas J y K para que la salida evolucione de uno a otro estado.
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6.- Tablas de excitacin
Teniendo la tabla de excitacin del flip flop JK la tabla de estados se transforma en la tabla de excitacin delcircuito.
XEstado inicial
Q3Q2Q1Q0
Estado final
Q3n+1Q2n+1Q1n+1Q0n+1J3 K3 J2 K2 J1 K1 J0 K0
Salida
Moore
0
0
0
0
00
0
0
0
0
1
1
11
1
1
1
1
1
1
0000
000100100011
010001010110
0111
1000
1001
0000
000100100011010001010110
0111
1000
1001
0001001000110100
01010110
0111
1000
1001
0000
1001
0000
000100100011010001010110
0111
1000
0 X
0 X
0 X
0 X
0 X0 X
0 X
1 X
X 0
X 1
1 X
0 X
0 X0 X
0 X
0 X
0 X
0 X
X 1
X 0
0 X
0 X
0 X
1 X
X 0X 0
X 0
X 1
0 X
0 X
0 X
0 X
0 X0 X
X 1
X 0
X 0
X 0
1 X
0 X
0 X
1 X
X 0
X 1
0 X1 X
X 0
X 1
0 X
0 X
0 X
0 X
X 1X 0
1 X
0 X
X 1
X 0
1 X
0 X
1 X
X 1
1 X
X 1
1 XX 1
1 X
X 1
1 X
X 1
1 X
X 1
1 XX 1
1 X
X 1
1 X
X 1
1 X
X 1
0
0
0
0
00
0
0
0
1
0
0
00
0
0
0
0
0
0
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7.- Diagrama esquemtico
Circuito obtenido mediante el software Boole-Deusto
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