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UNIVERSIDAD NACIONAL TECNOLOGICA DEL CONO SUR DE LIMA

(UNTECS)

Ingeniera Electrnica y Telecomunicaciones

ARQUITECTURA DEL COMPUTADOR

LABORATORIO N 1

Tema: Manejo bsico del Max Plus 2

Alumno:

Guillen Salvatierra Juan Manuel

Docente:

Ing. Gustavo Paz Purizaca

Mayo del 2012

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OBJETIVO

Hacer del lenguaje VHDL una herramienta indispensable para la elaboracin de sistemaselectrnicos, adems de ser til en la solucin de problemas.

MARCO TERICO

LENGUAJE VHDL

El lenguaje VHDL es un lenguaje para la descripcin de sistemas electrnicos digitales y de estadescripcin el sistema o circuito real puede ser implementado. Permite modelar, y simularsistemas desde un alto nivel de abstraccin hasta el nivel ms bajo (puertas, biestables). Ellenguaje VHDL es un estndar, por lo cual, el lenguaje es independiente de la tecnologa o elfabricante que lo emplee en sus dispositivos, y esto lo hace porttil y reutilizable.

Bsicamente permite 3 niveles de descripcin:

1. Comportamental o algortmico2. Flujo de datos o RTL3. Estructural

ESTRUCTURA: La sintaxis de VHDL no es sensible a maysculas o minsculas por lo que se puedeescribir como se prefiera. Adems se debe definir el tipo de entidad y recordar que loscomentarios empiezan por dos guiones.

ESTRUCTURA ENTITY (Entidad): Es el smbolo o nombre que representar al sistema. PORTS(Puertos): Entradas y salidas. INSTANCE (Instancias): Sub-mdulos. SIGNALS (Seales):interconectan los puertos. LIBRARY (Librera): Coleccin de los cdigos ms usados, ubicados

dentro de paquetes.

DISEO: Pasos bsicos para el diseo de un sistema.

1. Describir el comportamiento del sistema.2. Simular el comportamiento del sistema.3. Describir estructuralmente el diseo.4. Implementar el diseo.

Con el lenguaje VHDL los pasos anteriores se realizan en paralelo.

OPERADORES:

De asignacin:

: asigna valores a elementos individuales de un vector.

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Lgicos: NOT, AND, NAND, OR, NOR, XOR, XNOR.

Aritmticos: +, -, *, /, **, MOD, REM, ABS.

De comparacin relacin: =, , , =.

SECCIONES BSICAS:

Para declarar el uso de una librera en el cdigo VHDL es necesario ubicar al principio las siguientesdos lneas de comando: LYBRARY nombre _ de _la _ librera; USE nombre _de _la_ librera .nombre_del _ paquete. Partes _del_ paquete;

PAQUETES MS USADOS: ieee.std_logic_1164, el cual pertenece a la librera ieee y especifica unsistema lgico multinivel. Entro_ d_ de la librera std, especifica recursos como tipos de datos,textos de entrada y salida, etc. work de la librera work, es donde se almacenan los diseosrealizados.

DESARROLLO DEL LABORATORIO

1. Programar en VHDL y verificar la compuerta lgica bsica OR, mostrando las seales deentrada y salida

PROGRAMA:

entity programa1 is

port(a: in bit; b: in bit; f: out bit);

end programa1;

architecture pro1 of programa1 is

begin

f

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2. Programar en VHDL y verificar la compuerta lgica bsica AND, mostrando las seales deentrada y salida

PROGRAMA:

entity programa2 is

port(a: in bit; b: in bit; f: out bit);

end programa2;

architecture pro2 of programa2 is

begin

f

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RESULTADO DE LA SIMULACION:

4. Programar en VHDL y verificar la compuerta lgica bsica NAND, mostrando las sealesde entrada y salida

PROGRAMA:

entity programa4 is

port(a: in bit; b: in bit; f: out bit);

end programa4;

architecture pro4 of programa4 is

begin

f

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5. Programar en VHDL y verificar la compuerta lgica bsica XOR, mostrando las seales deentrada y salida

PROGRAMA:

entity programa5 is

port(a: in bit; b: in bit; f: out bit);

end programa5;

architecture pro5 of programa5 is

begin

f

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SIMPLIFICACION: f=!a.b.c + a.!b.c

PROGRAMA:

entity programa6 is

port(a: in bit ; b: in bit ; c: in bit ; f: out bit);

end programa6;

architecture pro6 of programa6 is

begin

f

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SIMPLIFICACION: f=b.c + c.a + a.b.(c+a)

PROGRAMA:

entity programa7 is

port(a: in bit; b: in bit; c: in bit; f: out bit);

end programa7;

architecture pro7 of programa7 is

begin

f

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SIMPLIFICACION: f= !a.b +!b.c + a.!c

PROGRAMA:

entity programa8 is

port(a: in bit; b: in bit; c: in bit; f: out bit);

end programa8;

architecture pro8 of programa8 is

begin

f

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PROGRAMA:

entity programa9 is

port(e0: in bit; e1: in bit; e2: in bit; e3: in bit; s: out bit);

end programa9;

architecture pro9 of programa9 is

begin

s

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PROGRAMA:

entity programa10 is

port(e0: in bit; e1: in bit; e2: in bit; e3: in bit ; s: out bit);

end programa10;

architecture pro10 of programa10 is

begin

s